Decoder Design

Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 85 de 90.

Desafío

Un decoder toma un número binario como input y activa exactamente un output según ese número. El output que se activa se llama "one-hot" porque solo un bit está activo (1) y todos los demás están inactivos (0).

Tabla de verdad (decoder de 2 a 4)

Entrada (in)	out0	out1	out2	out3
00	1	0	0	0
01	0	1	0	0
10	0	0	1	0
11	0	0	0	1

Interfaz del module

Puerto	Dirección	Ancho	Descripción
`in`	input	2 bits	Entrada binaria (0 a 3)
`out0`	output	1 bit	Activo cuando `in = 00`
`out1`	output	1 bit	Activo cuando `in = 01`
`out2`	output	1 bit	Activo cuando `in = 10`
`out3`	output	1 bit	Activo cuando `in = 11`

Tu tarea es completar el module de abajo usando una instrucción case.

Qué hacer:

Cuando in = 2'b00, out0 = 1 y todos los demás others son 0
Cuando in = 2'b01, out1 = 1 y todos los demás others son 0
Cuando in = 2'b10, out2 = 1 y todos los demás others son 0
Cuando in = 2'b11, out3 = 1 y todos los demás others son 0

Pruébalo tú mismo

module decoder (
  input [1:0] in,
  output reg out0,
  output reg out1,
  output reg out2,
  output reg out3
);
  
  // TODO: Añade el bloque always @(*) con case (in)
  // 2'b00: out0=1, otros 0
  // 2'b01: out1=1, otros 0
  // 2'b10: out2=1, otros 0
  // 2'b11: out3=1, otros 0

endmodule