Tipo Reg

Parte de la sección Fundamentos del Journey de Verilog de Coddy — lección 7 de 90.

Reg es el segundo tipo de datos principal en Verilog. A diferencia de wire, un reg almacena un valor. Es una variable que mantiene su valor hasta que algo lo cambia.

reg puede almacenar valores
reg se utiliza en bloques always
reg NO significa "registro" en hardware; simplemente significa "almacenamiento"

Declarar un reg

reg x;           // reg de un solo bit
reg y, z;        // Múltiples regs en una línea

Cómo funciona reg

module reg_example;
  reg x;
  
  initial begin
    x = 0;           // x se convierte en 0
    $display("x = %d", x);  // Imprime: x = 0
    
    x = 1;           // x se convierte en 1
    $display("x = %d", x);  // Imprime: x = 1
  end
endmodule

Desafío

Qué hacer:

Añade un reg llamado count

Pruébalo tú mismo

module counter(
  input clk,
  input reset,
  output out   // wire por defecto (eliminar reg)
);
  
  // Declarar reg count aquí

  
endmodule

Ponte a prueba

Esta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.

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Declarar un reg

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