Reg Type

Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 7 de 90.

Reg es el segundo tipo de datos principal en Verilog. A diferencia de wire, un reg almacena un valor. Es una variable que conserva su valor hasta que algo lo cambia.

reg puede almacenar valores
reg se usa en bloques always
reg NO significa «registro» en hardware. Solo significa «almacenamiento»

Declaración de un reg

reg x;           // reg de un solo bit
reg y, z;        // Múltiples regs en una línea

Cómo funciona reg

module reg_example;
  reg x;
  
  initial begin
    x = 0;           // x se convierte en 0
    $display("x = %d", x);  // Imprime: x = 0
    
    x = 1;           // x se convierte en 1
    $display("x = %d", x);  // Imprime: x = 1
  end
endmodule

Desafío

Qué hacer:

Añade un reg llamado count

Pruébalo tú mismo

module counter(
  input clk,
  input reset,
  output out   // wire por defecto (eliminar reg)
);
  
  // Declarar reg count aquí

  
endmodule

Ponte a prueba

Esta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.

Todas las lecciones de Fundamentos

1Introducción

Qué es Verilog Hardware frente a software Tu primer módulo Comentarios Niveles de abstracción del diseño

4Operators Part 1

Arithmetic Operators Modulo Operator Comparison Operators Recap - Simple Math Bitwise Operators

7Assign And Gates

Continuous Assignment Assign With Operators Built In Gate Primitives AND OR NOT Gates XOR XNOR Gates Recap - Logic Gate Circuit

10Decision Making

If Statement If - Else Recap - Simple Comparator Case Statement Casex And Casez Recap - ALU Design

13Timing And Delays

What Are Delays Gate Delays Assignment Delays Timescale Directive Clock Generation Recap - Timing Control

16Final Challenges

4 Bit Counter Decoder Design Shift Register

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