Built In Gate Primitives

Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 39 de 90.

Verilog tiene gate primitives integrados que te permiten describir circuitos lógicos utilizando símbolos de gate reales. Esto se denomina modelado structural. Construyes circuitos conectando gates, igual que al dibujar un esquema.

Los Gate primitives son palabras clave predefinidas que modelan gates lógicas básicas. En lugar de escribir una expresión como assign out = a & b, instancias un gate:

and(out, a, b);   // Compuerta AND con salida out, entradas a y b

Sintaxis general

gate_type (output, input1, input2, ...);

El primer argumento siempre es el output
Los argumentos siguientes son inputs (1 o más, según la gate)

Primitivas de compuertas disponibles

Tipo de compuerta	Palabra clave	Número de entradas
AND	`and`	2 o más
OR	`or`	2 o más
NOT	`not`	1
NAND	`nand`	2 o más
NOR	`nor`	2 o más
XOR	`xor`	2 o más
XNOR	`xnor`	2 o más

Cómo funcionan las primitivas gate

Cuando escribes and(out, a, b), Verilog crea una gate AND que impulsa continuamente out con el result de a & b. Siempre que a o b cambian, out se actualiza inmediatamente, igual que una gate real.

Primitivas de Gate frente a asignación continua

Ambos métodos producen el mismo hardware:

// Primitiva de compuerta
and(out, a, b);

// Asignación continua (mismo resultado)
assign out = a & b;

Las Gate primitive son útiles cuando quieres describir un circuito como una colección de gates (estilo structural). Continuous assignment es mejor para el estilo behavioral (expresiones).

Desafío

Qué hacer:

Add la primitive de compuerta correct para hacer funcionar este circuito. El módulo debería generar el AND de inputs a y b. El puerto de output ya se llama c.

Pruébalo tú mismo

module gate_challenge (
  input a,
  input b,
  output c
);
  
  // TODO: Añade la primitiva de compuerta correcta
  // La salida c debe ser a AND b

endmodule