Contador de bits
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 87 de 90.
Desafío
En este capítulo, construirás un transmisor UART paso a paso. UART significa Universal Asynchronous Receiver-Transmitter. Es un protocolo de hardware sencillo que permite que dos dispositivos se comuniquen usando solo un cable (para transmitir) y otro cable (para recibir).
Piensa en ello como dos personas hablando por teléfono: una habla (transmite) y la otra escucha (recibe). UART envía los datos un bit a la vez, con bits de inicio y de parada para marcar el comienzo y el final de cada byte.
Un transmisor UART envía 10 bits: bit de inicio (1), bits de datos (8), bit de parada (1). Para llevar un registro del bit que estamos enviando, necesitamos un contador de bits que cuente de 0 a 10.
Cómo funciona el contador de bits
- Comienza en 0
- En cada ciclo de reloj, suma 1
- Cuando llega a 10, vuelve a 0
- Se repite para siempre
En esta tarea, todavía no lo reiniciaremos: solo lo incrementaremos.
Qué hacer:
- Crea un módulo llamado
uart_txcon:- Una entrada:
clk - Una salida:
cnt(4 bits, tiporeg)
- Una entrada:
- Dentro del módulo:
- Establece
cnten 0 al principio, dentro de un bloque inicial - Añade un bloque
always @(posedge clk) - Haz que
cntaumente en 1 en cada flanco de reloj
- Establece
Pruébalo tú mismo
// TODO: Crea el módulo uart_tx con entrada clk y salida cnt (4 bits)
// TODO: Establece cnt a 0 al inicio dentro de un bloque initial
// TODO: Añade el bloque always @(posedge clk)
// TODO: Incrementa cntTodas las lecciones de Fundamentos
1Introducción
Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operadores, parte 1
Operadores aritméticosOperador móduloOperadores de comparaciónRepaso: matemáticas simplesOperadores bit a bit7Asignaciones y compuertas
Asignación continuaAsignación con operadoresPrimitivas de compuertas integradasCompuertas AND, OR y NOTCompuertas XOR y XNORRepaso: circuito de compuertas lógicas10Toma de decisiones
Sentencia IfIf - ElseRepaso - Comparador simpleSentencia CaseCasex y CasezRepaso - Diseño de ALU5Operadores, parte 2
Operadores lógicosOperadores de reducciónOperadores de desplazamientoOperador de concatenaciónOperador condicionalRepaso: desafío de operadores11Bucles
Bucle ForBucle WhileBucle de repeticiónBucle infinitoInstrucción DisableRepaso: patrones de bucles3Sistema numérico
Representación binariaNúmeros con tamañoNúmeros sin tamañoNúmeros negativosValores especiales X y ZRepaso: formatos numéricos6Módulos
Estructura de módulosPuertos de entrada y salidaPuertos inoutInstanciación de módulosAsignación de puertos por nombreAsignación de puertos por ordenRepaso: construir un móduloPractica por tu cuenta: Compilador de Verilog online