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EMPEZAR A APRENDER

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State Machine

Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 88 de 90.

Desafío

Una máquina de estados es un circuito que puede estar en uno de varios estados. Para UART, tenemos diferentes estados para cada bit: idle, start, bits de datos del 0 al 7 y stop. El contador de bits (cnt) nos indica en qué estado estamos. Según cnt, decidimos qué valor enviar por la línea tx.

Tienes el contador de bits de la lección anterior. Debes modificarlo para que funcione como un transmisor UART.

Valores de bits que se deben enviar (para la letra 'A')

cnt	valor de tx
0	1
1	0
2	1
3	0
4	0
5	0
6	0
7	0
8	1
9	0
10	1

Qué hacer

Añade una entrada llamada start
Añade una salida reg llamada tx
En el bloque initial, establece tx = 1 (idle en alto)
Cambia la lógica del contador:
- Cuando cnt == 0 y start == 1, establece cnt <= 1 (inicia la transmisión)
- Cuando cnt esté entre 1 y 9, incrementa: cnt <= cnt + 1
- Cuando cnt == 10, restablece a 0

Pruébalo tú mismo

module uart_tx (
  input clk,
  output reg [3:0] cnt
);

  initial begin
    cnt = 0;
  end

  always @(posedge clk) begin
      cnt <= cnt + 1;
  end

endmodule

Todas las lecciones de Fundamentos

1Introducción

Qué es Verilog Hardware frente a software Tu primer módulo Comentarios Niveles de abstracción del diseño

4Operators Part 1

Arithmetic Operators Modulo Operator Comparison Operators Recap - Simple Math Bitwise Operators

7Assign And Gates

Continuous Assignment Assign With Operators Built In Gate Primitives AND OR NOT Gates XOR XNOR Gates Recap - Logic Gate Circuit

10Decision Making

If Statement If - Else Recap - Simple Comparator Case Statement Casex And Casez Recap - ALU Design

13Timing And Delays

What Are Delays Gate Delays Assignment Delays Timescale Directive Clock Generation Recap - Timing Control

16Final Challenges

4 Bit Counter Decoder Design Shift Register

2Data Types

Wire Type Reg Type Integer And Real Vectors Arrays Parameters Recap - Declare Signals

5Operators Part 2

Logical Operators Reduction Operators Shift Operators Concatenation Operator Conditional Operator Recap - Operator Challenge

8Half Adder Project

Writing The Module Designing The Logic

Lección de proyecto

Writing The Testbench

Lección de proyecto

11Loops

For Loop While Loop Repeat Loop Forever Loop Disable Statement Recap - Loop Patterns

14Testbench Basics

What Is A Testbench Creating Stimulus Display And Monitor Dumpfile And Dumpvars Using System Tasks Recap - Full Testbench

17UART

Bit counterState Machine Lección de proyecto

Lección de proyecto

Transmitter Design

Lección de proyecto

Lección de proyecto

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