Máquina de estados

Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 88 de 90.

Desafío

Una máquina de estados es un circuito que puede estar en uno de varios estados. Para UART, tenemos diferentes estados para cada bit: inactivo, inicio, bits de datos del 0 al 7 y parada. El contador de bits (cnt) nos indica en qué estado estamos. Según cnt, decidimos qué valor enviar por la línea tx.

Ya tienes el contador de bits de la lección anterior. Debes modificarlo para que funcione como un transmisor UART.

Valores de bits que se enviarán (para la letra 'A')

cnt	valor de tx
0	1
1	0
2	1
3	0
4	0
5	0
6	0
7	0
8	1
9	0
10	1

Qué hacer

Añade una entrada llamada start
Añade una salida reg llamada tx
En el bloque initial, establece tx = 1 (inactivo en nivel alto)
Cambia la lógica del contador:
- Cuando cnt == 0 y start == 1, establece cnt <= 1 (inicia la transmisión)
- Cuando cnt está entre 1 y 9, incrementa: cnt <= cnt + 1
- Cuando cnt == 10, restablece a 0

Pruébalo tú mismo

module uart_tx (
  input clk,
  output reg [3:0] cnt
);

  initial begin
    cnt = 0;
  end

  always @(posedge clk) begin
      cnt <= cnt + 1;
  end

endmodule