If - Else
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 53 de 90.
La sentencia if-else te permite elegir entre dos acciones diferentes según una condición. Si la condición es verdadera, se ejecuta un bloque. Si es falsa, se ejecuta el otro bloque.
La sentencia if-else proporciona a tu código un punto de decisión: haz una cosa si la condición es verdadera y otra si la condición es falsa.
Sintaxis:
if (condition) begin
// Se ejecuta cuando la condición es verdadera (1)
end else begin
// Se ejecuta cuando la condición es falsa (0)
endEjemplo sencillo
if (reset) begin
count = 0;
end else begin
count = count + 1;
end- Si
resetes 1 →countse convierte en 0 - Si
resetes 0 →countaumenta en 1
Múltiples instrucciones
Usa begin y end cuando tengas más de una instrucción:
if (enable) begin
out = data_in;
valid = 1;
end else begin
out = 0;
valid = 0;
endIf-Else con múltiples condiciones
Puedes encadenar sentencias if-else:
if (a > b) begin
max = a;
end else if (b > a) begin
max = b;
end else begin
max = a; // a y b son iguales
endReglas importantes
| Regla | Explicación |
|---|---|
else es opcional | Puedes usar if sin else |
else pertenece al if más cercano | Ten cuidado con la anidación |
Usa begin/end para varias instrucciones | Es necesario para más de una línea |
Desafío
Qué hacer:
- Añade la instrucción
if-elseque falta para que esto funcione. - Cuando
enablesea 1,outdebe ser igual aa & b. - Cuando
enablesea 0,outdebe ser igual aa | b.
Pruébalo tú mismo
module ifelse_challenge;
reg a, b, enable;
reg out;
initial begin
a = 1;
b = 0;
enable = 1;
// TODO: Añade la sentencia if-else
// Si enable es 1: out = a & b
// Else: out = a | b
$display("out = %d (should be 0 because 1&0=0)", out);
$finish;
end
endmoduleEsta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.
Todas las lecciones de Fundamentos
1Introducción
Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operadores, parte 1
Operadores aritméticosOperador móduloOperadores de comparaciónRepaso: matemáticas simplesOperadores bit a bit7Asignaciones y compuertas
Asignación continuaAsignación con operadoresPrimitivas de compuertas integradasCompuertas AND, OR y NOTCompuertas XOR y XNORRepaso: circuito de compuertas lógicas10Toma de decisiones
Sentencia IfIf - ElseRepaso - Comparador simpleSentencia CaseCasex y CasezRepaso - Diseño de ALU5Operadores, parte 2
Operadores lógicosOperadores de reducciónOperadores de desplazamientoOperador de concatenaciónOperador condicionalRepaso: desafío de operadores11Bucles
Bucle ForBucle WhileBucle de repeticiónBucle infinitoInstrucción DisableRepaso: patrones de bucles3Sistema numérico
Representación binariaNúmeros con tamañoNúmeros sin tamañoNúmeros negativosValores especiales X y ZRepaso: formatos numéricos6Módulos
Estructura de módulosPuertos de entrada y salidaPuertos inoutInstanciación de módulosAsignación de puertos por nombreAsignación de puertos por ordenRepaso: construir un móduloPractica por tu cuenta: Compilador de Verilog online