Recap - Always vs Initial
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 51 de 90.
Desafío
always frente a initial
Completa ambos bloques para que este contador funcione correctamente.
Qué hacer:
- El bloque
initialdebe inicializarcounta 0 en el tiempo 0 - El bloque
alwaysdebe incrementarcounten 1 en cada flanco ascendente del reloj
Pruébalo tú mismo
module counter;
reg clk;
reg [3:0] count;
// Generador de reloj (ya dado)
always #5 clk = ~clk;
// TODO: Añadir bloque initial para establecer count = 0
// TODO: Añadir bloque always para incrementar count en posedge clk
endmoduleTodas las lecciones de Fundamentos
1Introducción
Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logic
Timing The TransitionsWriting The TestbenchVerifying The OutputPractica por tu cuenta: Compilador de Verilog online