Repaso: Always vs Initial

Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 51 de 90.

Desafío

Siempre vs Inicial

Completa ambos bloques para que este contador funcione correctamente.

Qué hacer:

El bloque initial debe inicializar count a 0 en el tiempo 0
El bloque always debe incrementar count en 1 en cada flanco ascendente del reloj

Pruébalo tú mismo

module counter;
  reg clk;
  reg [3:0] count;
  
  // Generador de reloj (ya dado)
  always #5 clk = ~clk;
  
  // TODO: Añadir bloque initial para establecer count = 0
  
  // TODO: Añadir bloque always para incrementar count en posedge clk
  
endmodule

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