Resumen - Always vs Initial
Parte de la sección Fundamentos del Journey de Verilog de Coddy — lección 51 de 90.
Desafío
Always vs Initial
Completa ambos bloques para que este contador funcione correctamente.
Qué hacer:
- El bloque
initialdebe inicializarcounta 0 en el tiempo 0 - El bloque
alwaysdebe incrementarcounten 1 en cada flanco de subida del reloj
Pruébalo tú mismo
module counter;
reg clk;
reg [3:0] count;
// Generador de reloj (ya proporcionado)
always #5 clk = ~clk;
// TODO: Agregar bloque initial para establecer count = 0
// TODO: Agregar bloque always para incrementar count en posedge clk
endmoduleTodas las lecciones de Fundamentos
1Introducción
¿Qué es Verilog?Hardware vs SoftwareNiveles de abstracción de diseñoTu primer móduloComentarios4Operadores Parte 1
Operadores aritméticosOperador de móduloOperadores de comparaciónRepaso - Matemáticas simplesOperadores bit a bit7Asignación y Compuertas
Asignación ContinuaAsignación con OperadoresPrimitivas de Compuertas IntegradasCompuertas AND OR NOTCompuertas XOR XNORResumen - Circuito de Compuertas Lógicas10Toma de decisiones
Sentencia IfIf - ElseRepaso - Comparador simpleSentencia CaseCasex y CasezRepaso - Diseño de ALU5Operadores Parte 2
Operadores lógicosOperadores de reducciónOperadores de desplazamientoOperador de concatenaciónOperador condicionalResumen - Desafío de operadores
3Sistema de numeración
Representación binariaNúmeros con tamaño definidoNúmeros sin tamaño definidoNúmeros negativosValores especiales X y ZResumen - Formatos de números6Módulos
Estructura del móduloPuertos de entrada y salidaPuertos InoutInstanciación de módulosMapeo de puertos por nombreMapeo de puertos por ordenResumen: Construye un módulo9Bloques procedimentales
Bloque AlwaysBloque InitialLista de sensibilidadAsignación bloqueanteAsignación no bloqueanteResumen - Always vs Initial