Recap - Declare Signals

Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 12 de 90.

Desafío

Agrega las declaraciones de señales que faltan según lo que aprendiste en este capítulo.

Qué hacer:

Declara un 8-bit wire llamado data
Declara un 4-bit reg llamado counter
Declara un integer llamado i
Declara un parameter llamado MAX con valor 255

Pruébalo tú mismo

module data_types;
  // Declara un wire de 8 bits llamado data
  
  // Declara un reg de 4 bits llamado counter
  
  // Declara un integer llamado i
  
  // Declara un parameter llamado MAX con valor 255
  
endmodule

Todas las lecciones de Fundamentos

1Introducción

Qué es Verilog Hardware frente a software Tu primer módulo Comentarios Niveles de abstracción del diseño

4Operators Part 1

Arithmetic Operators Modulo Operator Comparison Operators Recap - Simple Math Bitwise Operators

7Assign And Gates

Continuous Assignment Assign With Operators Built In Gate Primitives AND OR NOT Gates XOR XNOR Gates Recap - Logic Gate Circuit

10Decision Making

If Statement If - Else Recap - Simple Comparator Case Statement Casex And Casez Recap - ALU Design

13Timing And Delays

What Are Delays Gate Delays Assignment Delays Timescale Directive Clock Generation Recap - Timing Control

16Final Challenges

4 Bit Counter Decoder Design Shift Register

2Data Types

Wire Type Reg Type Integer And Real Vectors Arrays ParametersRecap - Declare Signals

5Operators Part 2

Logical Operators Reduction Operators Shift Operators Concatenation Operator Conditional Operator Recap - Operator Challenge

8Half Adder Project

Writing The Module Designing The Logic

Writing The Testbench

11Loops

For Loop While Loop Repeat Loop Forever Loop Disable Statement Recap - Loop Patterns

14Testbench Basics

What Is A Testbench Creating Stimulus Display And Monitor Dumpfile And Dumpvars Using System Tasks Recap - Full Testbench

17UART

Bit counter State Machine

Transmitter Design

Testbench

Practica por tu cuenta: Compilador de Verilog online