Repaso: declarar señales
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 12 de 90.
Desafío
Añade las declaraciones de señales que faltan según lo aprendido en este capítulo.
Qué hacer:
- Declara un wire de 8 bits llamado
data - Declara un reg de 4 bits llamado
counter - Declara un integer llamado
i - Declara un parameter llamado
MAXcon valor255
Pruébalo tú mismo
module data_types;
// Declara un wire de 8 bits llamado data
// Declara un reg de 4 bits llamado counter
// Declara un integer llamado i
// Declara un parameter llamado MAX con valor 255
endmodule
Todas las lecciones de Fundamentos
1Introducción
Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operadores, parte 1
Operadores aritméticosOperador móduloOperadores de comparaciónRepaso: matemáticas simplesOperadores bit a bit7Asignaciones y compuertas
Asignación continuaAsignación con operadoresPrimitivas de compuertas integradasCompuertas AND, OR y NOTCompuertas XOR y XNORRepaso: circuito de compuertas lógicas10Toma de decisiones
Sentencia IfIf - ElseRepaso - Comparador simpleSentencia CaseCasex y CasezRepaso - Diseño de ALU5Operadores, parte 2
Operadores lógicosOperadores de reducciónOperadores de desplazamientoOperador de concatenaciónOperador condicionalRepaso: desafío de operadores
11Bucles
Bucle ForBucle WhileBucle de repeticiónBucle infinitoInstrucción DisableRepaso: patrones de bucles3Sistema numérico
Representación binariaNúmeros con tamañoNúmeros sin tamañoNúmeros negativosValores especiales X y ZRepaso: formatos numéricos6Módulos
Estructura de módulosPuertos de entrada y salidaPuertos inoutInstanciación de módulosAsignación de puertos por nombreAsignación de puertos por ordenRepaso: construir un móduloPractica por tu cuenta: Compilador de Verilog online