Resumen - Declarar Señales
Parte de la sección Fundamentos del Journey de Verilog de Coddy — lección 12 de 90.
Desafío
Agrega las declaraciones de señales faltantes basándote en lo que aprendiste en este capítulo.
Qué hacer:
- Declara un wire de 8 bits llamado
data - Declara un reg de 4 bits llamado
counter - Declara un integer llamado
i - Declara un parameter llamado
MAXcon el valor255
Pruébalo tú mismo
module data_types;
// Declara un wire de 8 bits llamado data
// Declara un reg de 4 bits llamado counter
// Declara un entero llamado i
// Declara un parámetro llamado MAX con valor 255
endmodule
Todas las lecciones de Fundamentos
1Introducción
¿Qué es Verilog?Hardware vs SoftwareNiveles de abstracción de diseñoTu primer móduloComentarios4Operadores Parte 1
Operadores aritméticosOperador de móduloOperadores de comparaciónRepaso - Matemáticas simplesOperadores bit a bit7Asignación y Compuertas
Asignación ContinuaAsignación con OperadoresPrimitivas de Compuertas IntegradasCompuertas AND OR NOTCompuertas XOR XNORResumen - Circuito de Compuertas Lógicas10Toma de decisiones
Sentencia IfIf - ElseRepaso - Comparador simpleSentencia CaseCasex y CasezRepaso - Diseño de ALU5Operadores Parte 2
Operadores lógicosOperadores de reducciónOperadores de desplazamientoOperador de concatenaciónOperador condicionalResumen - Desafío de operadores
3Sistema de numeración
Representación binariaNúmeros con tamaño definidoNúmeros sin tamaño definidoNúmeros negativosValores especiales X y ZResumen - Formatos de números6Módulos
Estructura del móduloPuertos de entrada y salidaPuertos InoutInstanciación de módulosMapeo de puertos por nombreMapeo de puertos por ordenResumen: Construye un módulo