Operadores de desplazamiento
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 26 de 90.
Los operadores de desplazamiento mueven bits a la izquierda o a la derecha dentro de un vector.
Operadores de desplazamiento disponibles
| Operador | Operación | Descripción |
|---|---|---|
<< | Desplazamiento lógico a la izquierda | Desplaza bits a la izquierda y rellena con ceros |
>> | Desplazamiento lógico a la derecha | Desplaza bits a la derecha y rellena con ceros |
<<< | Desplazamiento aritmético a la izquierda | Igual que el desplazamiento lógico a la izquierda |
>>> | Desplazamiento aritmético a la derecha | Desplaza a la derecha y conserva el bit de signo |
Cómo funcionan
Desplazamiento a la izquierda (<strong><<</strong>):
8'b00001010 << 2 = 8'b00101000Los bits se desplazan hacia la izquierda. Se añaden ceros en el lado derecho.
Desplazamiento a la derecha (<strong>>></strong>):
8'b00001010 >> 2 = 8'b00000010Los bits se desplazan hacia la derecha. Los ceros rellenan el lado izquierdo.
Ejemplo de código
module shift_demo;
reg [7:0] original, left_shift, right_shift;
initial begin
original = 8'b00001010;
left_shift = original << 2; // 00001010 → 00101000
right_shift = original >> 2; // 00001010 → 00000010
$display("original = %b", original);
$display("<< 2 = %b", left_shift);
$display(">> 2 = %b", right_shift);
$finish;
end
endmoduleSalida:
original = 00001010
<< 2 = 00101000
>> 2 = 00000010Desplazamiento aritmético a la derecha (>>>)
Para números con signo, el desplazamiento aritmético a la derecha conserva el bit de signo:
reg signed [7:0] a;
a = -5; // 11111011
a >>> 2 = 11111110 // Still negativeEl desplazamiento lógico (>>) rellenaría con ceros y perdería el signo.
Usos comunes
Multiplicar por una potencia de 2 (desplazamiento a la izquierda):
x << 1 // Multiplica por 2
x << 2 // Multiplica por 4
x << 3 // Multiplica por 8Divide por una potencia de 2 (desplazamiento a la derecha):
x >> 1 // Dividir por 2
x >> 2 // Dividir por 4
x >> 3 // Dividir por 8Extraer un campo:
// Obtener los bits 5-2 de un valor de 8 bits
field = (data >> 2) & 4'b1111;Desafío
Escribe las expresiones de desplazamiento correctas para cada tarea.
Qué hacer:
- Desplaza
a3 bits a la izquierda y almacénalo enleft_result - Desplaza
a1 bit a la derecha y almacénalo enright_result - Desplaza
b2 bits a la derecha (aritmético) y almacénalo enarith_result
Pruébalo tú mismo
module shift_challenge;
reg [7:0] a;
reg signed [7:0] b;
reg [7:0] left_result, right_result;
reg signed [7:0] arith_result;
initial begin
a = 8'b00010001;
b = -8'sd16; // 11110000 en binario
left_result = ______; // Desplaza a a la izquierda 3 bits
right_result = ______; // Desplaza a a la derecha 1 bit
arith_result = ______; // Desplaza b a la derecha 2 bits (aritmético)
$display("a = %b", a);
$display("a << 3 = %b", left_result);
$display("a >> 1 = %b", right_result);
$display("b = %b", b);
$display("b >>> 2 = %b", arith_result);
$finish;
end
endmoduleEsta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.
Todas las lecciones de Fundamentos
1Introducción
Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operadores, parte 1
Operadores aritméticosOperador móduloOperadores de comparaciónRepaso: matemáticas simplesOperadores bit a bit7Asignaciones y compuertas
Asignación continuaAsignación con operadoresPrimitivas de compuertas integradasCompuertas AND, OR y NOTCompuertas XOR y XNORRepaso: circuito de compuertas lógicas10Toma de decisiones
Sentencia IfIf - ElseRepaso - Comparador simpleSentencia CaseCasex y CasezRepaso - Diseño de ALU5Operadores, parte 2
Operadores lógicosOperadores de reducciónOperadores de desplazamientoOperador de concatenaciónOperador condicionalRepaso: desafío de operadores11Bucles
Bucle ForBucle WhileBucle de repeticiónBucle infinitoInstrucción DisableRepaso: patrones de bucles3Sistema numérico
Representación binariaNúmeros con tamañoNúmeros sin tamañoNúmeros negativosValores especiales X y ZRepaso: formatos numéricos6Módulos
Estructura de módulosPuertos de entrada y salidaPuertos inoutInstanciación de módulosAsignación de puertos por nombreAsignación de puertos por ordenRepaso: construir un móduloPractica por tu cuenta: Compilador de Verilog online