Recap - Logic Gate Circuit
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 42 de 90.
Desafío
Este desafío combina todo lo que aprendiste en este capítulo sobre las primitivas gate. Construirás un circuito usando múltiples gates.
Qué hacer:
Construye un circuito con:
- Entradas:
a,b,c - Salidas:
out1,out2,out3
Lógica:
out1=a AND bout2=b OR cout3=a XOR c
Usa primitivas gate (and, or, xor) para crear estas salidas.
Pruébalo tú mismo
module logic_circuit (
input a,
input b,
input c,
output out1,
output out2,
output out3
);
// TODO: Añade la puerta AND para out1 (a & b)
// TODO: Añade la puerta OR para out2 (b | c)
// TODO: Añade la puerta XOR para out3 (a ^ c)
endmoduleTodas las lecciones de Fundamentos
1Introducción
Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicPractica por tu cuenta: Compilador de Verilog online