Qué es Verilog
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 1 de 90.
Verilog es un lenguaje de descripción de hardware (HDL) utilizado para modelar, diseñar y simular circuitos electrónicos digitales, desde simples puertas lógicas hasta procesadores complejos.
A diferencia de los lenguajes de software que se ejecutan secuencialmente en una CPU, Verilog describe hardware que opera en paralelo. Es el estándar de la industria para el diseño de FPGA y ASIC, utilizado en herramientas como ModelSim, Vivado y Quartus.
En este curso, aprenderás Verilog desde cero, comenzando con la salida básica de simulación, después construyendo circuitos combinacionales y secuenciales y, finalmente, diseñando módulos reales como contadores, registros de desplazamiento e interfaces UART.
Desafío
Fácil¡Te damos la bienvenida a tu primer programa de Verilog! El código ya está escrito para ti.
Qué hacer:
- Observa el código. Usa
$displaypara imprimir texto, de forma similar aprintfen C - Haz clic en Ejecutar código para compilarlo y simularlo
- Deberías ver
Hello World!en la salida
Nota: Todo programa de Verilog se ejecuta dentro de un module. El bloque initial se ejecuta una vez al inicio de la simulación, y $finish la finaliza.
Pruébalo tú mismo
module main;
initial begin
$display("Hello World!");
$finish;
end
endmoduleTodas las lecciones de Fundamentos
1Introducción
Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logic
Timing The TransitionsWriting The TestbenchVerifying The OutputPractica por tu cuenta: Compilador de Verilog online