Qué es Verilog
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 1 de 90.
Verilog es un lenguaje de descripción de hardware (HDL) utilizado para modelar, diseñar y simular circuitos electrónicos digitales, desde simples puertas lógicas hasta procesadores complejos.
A diferencia de los lenguajes de software que se ejecutan secuencialmente en una CPU, Verilog describe hardware que opera en paralelo. Es el estándar de la industria para el diseño de FPGA y ASIC, utilizado en herramientas como ModelSim, Vivado y Quartus.
En este curso, aprenderás Verilog desde cero, comenzando con la salida básica de simulación, después construyendo circuitos combinacionales y secuenciales y, finalmente, diseñando módulos reales como contadores, registros de desplazamiento e interfaces UART.
Desafío
Fácil¡Te damos la bienvenida a tu primer programa de Verilog! El código ya está escrito para ti.
Qué hacer:
- Observa el código. Usa
$displaypara imprimir texto, de forma similar aprintfen C - Haz clic en Ejecutar código para compilarlo y simularlo
- Deberías ver
Hello World!en la salida
Nota: Todo programa de Verilog se ejecuta dentro de un module. El bloque initial se ejecuta una vez al inicio de la simulación, y $finish la finaliza.
Pruébalo tú mismo
module main;
initial begin
$display("Hello World!");
$finish;
end
endmoduleTodas las lecciones de Fundamentos
1Introducción
Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operadores, parte 1
Operadores aritméticosOperador móduloOperadores de comparaciónRepaso: matemáticas simplesOperadores bit a bit7Asignaciones y compuertas
Asignación continuaAsignación con operadoresPrimitivas de compuertas integradasCompuertas AND, OR y NOTCompuertas XOR y XNORRepaso: circuito de compuertas lógicas10Toma de decisiones
Sentencia IfIf - ElseRepaso - Comparador simpleSentencia CaseCasex y CasezRepaso - Diseño de ALU5Operadores, parte 2
Operadores lógicosOperadores de reducciónOperadores de desplazamientoOperador de concatenaciónOperador condicionalRepaso: desafío de operadores
11Bucles
Bucle ForBucle WhileBucle de repeticiónBucle infinitoInstrucción DisableRepaso: patrones de bucles3Sistema numérico
Representación binariaNúmeros con tamañoNúmeros sin tamañoNúmeros negativosValores especiales X y ZRepaso: formatos numéricos6Módulos
Estructura de módulosPuertos de entrada y salidaPuertos inoutInstanciación de módulosAsignación de puertos por nombreAsignación de puertos por ordenRepaso: construir un móduloPractica por tu cuenta: Compilador de Verilog online