Bloque Always

Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 46 de 90.

Un bloque procedural es un bloque de código en el que las instrucciones se ejecutan una después de otra, en secuencia, igual que en lenguajes de programación como C o Python. Verilog tiene dos bloques procedurales: initial (se ejecuta una vez) y always (se ejecuta continuamente). Empecemos con el bloque always.

El bloque always se ejecuta de forma continua. Se repite para siempre una vez que comienza la simulación. Se utiliza para describir hardware que debe seguir ejecutándose, como flip-flops, contadores y lógica combinacional.

Sintaxis básica:

always @(sensitivity_list) begin
  // Código que se ejecuta repetidamente
end

La @(sensitivity_list) indica al bloque cuándo ejecutarse. Sin ella (y sin ningún retraso como #5 dentro), el bloque se repetiría infinitamente y bloquearía la simulación.

Ejemplo de bloque always: contador

Aquí tienes un ejemplo de cómo podemos usar el bloque always para crear un contador.

module counter (
  input clk,
  output reg [3:0] count
);
  always @(posedge clk) count <= count + 1;
endmodule

Cómo funciona este código

Parte	Significado
`always`	Ejecuta este código repetidamente, para siempre
`@(posedge clk)`	Espera a que el reloj pase de 0 a 1 (flanco ascendente)
`count <= count + 1`	Toma el valor actual de `count`, suma 1 y vuelve a almacenarlo

El bloque se ejecuta en cada flanco ascendente del reloj. Cada vez, count aumenta en 1.

La lista de sensibilidad @(posedge clk) le indica que se ejecute solo en los flancos del reloj, no continuamente. Sin esto, el bucle se ejecutaría indefinidamente sin demora.

Bloque always con múltiples señales

Puedes enumerar señales específicas:

always @(a or b) begin
  out = a & b;
end

Esto se ejecuta cuando a o b cambian.

Desafío

Añade el bloque always que falta para que este módulo funcione.

Cómo funciona:

En cada flanco ascendente del reloj, out1 cambia (invierte su valor) de 0 a 1 o de 1 a 0
out2 sigue a out1 (tiene el mismo valor que out1)

Qué hacer:

Añade un bloque always @(posedge clk)
Dentro de él, haz que out1 cambie (usa out1 = ~out1)
Haz que out2 sea igual a out1

Pruébalo tú mismo

module toggler (
  input clk,
  output reg out1,
  output reg out2
);

  initial begin
    out1 = 0;
    out2 = 0;
  end

  // TODO: Añadir bloque always con posedge clk
  // out1 alterna en cada clock
  // out2 sigue a out1

endmodule

Ponte a prueba

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