Repaso - Comparador simple
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 54 de 90.
Desafío
Un comparador de 2 bits es un circuito que compara dos números binarios de 2 bits y determina si uno es mayor que, menor que o igual al otro.
Qué hacer:
Construye un comparador de 2 bits usando instrucciones if-else.
Cómo funciona:
- Cuando
a > b,greaterdebe ser 1, ylessyequaldeben ser 0 - Cuando
a < b,lessdebe ser 1, ygreateryequaldeben ser 0 - Cuando
a == b,equaldebe ser 1, ygreaterylessdeben ser 0
Pruébalo tú mismo
module comparator (
input [1:0] a,
input [1:0] b,
output reg greater,
output reg less,
output reg equal
);
always @(*) begin
// TODO: Añade sentencias if-else para comparar a y b
// Establece greater = 1 si a > b
// Establece less = 1 si a < b
// Establece equal = 1 si a == b
end
endmoduleTodas las lecciones de Fundamentos
1Introducción
Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operadores, parte 1
Operadores aritméticosOperador móduloOperadores de comparaciónRepaso: matemáticas simplesOperadores bit a bit7Asignaciones y compuertas
Asignación continuaAsignación con operadoresPrimitivas de compuertas integradasCompuertas AND, OR y NOTCompuertas XOR y XNORRepaso: circuito de compuertas lógicas10Toma de decisiones
Sentencia IfIf - ElseRepaso - Comparador simpleSentencia CaseCasex y CasezRepaso - Diseño de ALU5Operadores, parte 2
Operadores lógicosOperadores de reducciónOperadores de desplazamientoOperador de concatenaciónOperador condicionalRepaso: desafío de operadores11Bucles
Bucle ForBucle WhileBucle de repeticiónBucle infinitoInstrucción DisableRepaso: patrones de bucles3Sistema numérico
Representación binariaNúmeros con tamañoNúmeros sin tamañoNúmeros negativosValores especiales X y ZRepaso: formatos numéricos6Módulos
Estructura de módulosPuertos de entrada y salidaPuertos inoutInstanciación de módulosAsignación de puertos por nombreAsignación de puertos por ordenRepaso: construir un móduloPractica por tu cuenta: Compilador de Verilog online