Temporización de las transiciones
Parte de la sección Fundamentos del Journey de Verilog de Coddy — lección 81 de 90.
Desafío
En esta lección, agregarás la lógica del contador que controla cuánto tiempo permanece encendida cada luz. El contador cuenta hacia atrás desde un valor preestablecido hasta cero, y después activa el siguiente cambio de estado.
Requisitos de temporización
| State | Duración | Valor de counter |
|---|---|---|
| Green | 30 seconds | 30 |
| Yellow | 10 seconds | 10 |
| Red | 40 seconds | 40 |
Cómo funciona el contador
- Cuando comienza un estado, el contador se carga con el valor de duración
- En cada flanco de reloj, el contador disminuye en 1
- Cuando el contador llega a 0, es momento de cambiar al siguiente estado
Tu tarea es agregar la lógica de contador que falta a la máquina de estados.
Qué hacer:
- Agrega una declaración
reg [5:0] counter - En el
reset, establececounteren 0 - Cuando
counter == 0:- Carga la duración del siguiente estado en el contador
- Cambia al siguiente estado
- De lo contrario, decrementa el contador en 1 con cada reloj
Pruébalo tú mismo
module traffic_light (
input clk,
input reset,
output reg red,
output reg yellow,
output reg green
);
reg [1:0] state;
// TODO: Declarar registro contador (6 bits)
// Asignaciones de salida
always @(*) begin
case (state)
0: begin green = 1; yellow = 0; red = 0; end
1: begin green = 0; yellow = 1; red = 0; end
2: begin green = 0; yellow = 0; red = 1; end
default: begin green = 0; yellow = 0; red = 1; end
endcase
end
// Máquina de estados con temporización
always @(posedge clk or posedge reset) begin
if (reset) begin
state <= 2; // Comenzar en Rojo
// TODO: Establecer contador a 0
end else begin
if (counter == 0) begin
case (state)
0: begin
state <= 1;
// TODO: Cargar contador para Amarillo (10 segundos)
end
1: begin
state <= 2;
// TODO: Cargar contador para Rojo (40 segundos)
end
2: begin
state <= 0;
// TODO: Cargar contador para Verde (30 segundos)
end
endcase
end else begin
// TODO: Decrementar contador en 1
end
end
end
endmoduleTodas las lecciones de Fundamentos
1Introducción
¿Qué es Verilog?Hardware vs SoftwareNiveles de abstracción de diseñoTu primer móduloComentarios4Operadores Parte 1
Operadores aritméticosOperador de móduloOperadores de comparaciónRepaso - Matemáticas simplesOperadores bit a bit7Asignación y Compuertas
Asignación ContinuaAsignación con OperadoresPrimitivas de Compuertas IntegradasCompuertas AND OR NOTCompuertas XOR XNORResumen - Circuito de Compuertas Lógicas10Toma de decisiones
Sentencia IfIf - ElseRepaso - Comparador simpleSentencia CaseCasex y CasezRepaso - Diseño de ALU5Operadores Parte 2
Operadores lógicosOperadores de reducciónOperadores de desplazamientoOperador de concatenaciónOperador condicionalResumen - Desafío de operadores3Sistema de numeración
Representación binariaNúmeros con tamaño definidoNúmeros sin tamaño definidoNúmeros negativosValores especiales X y ZResumen - Formatos de números6Módulos
Estructura del móduloPuertos de entrada y salidaPuertos InoutInstanciación de módulosMapeo de puertos por nombreMapeo de puertos por ordenResumen: Construye un módulo9Bloques procedimentales
Bloque AlwaysBloque InitialLista de sensibilidadAsignación bloqueanteAsignación no bloqueanteResumen - Always vs Initial15Controlador de semáforo
Definición de los estadosLógica de la máquina de estados