Comparison Operators
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 21 de 90.
Los operadores de comparación comparan dos valores y devuelven 1 (verdadero) o 0 (falso).
Operadores de comparación disponibles
| Operador | Significado |
|---|---|
== | equal a |
!= | No equal a |
> | greater than |
< | less than |
>= | greater than o equal |
<= | less than o equal |
Ejemplo de código
module comparison_demo;
reg [3:0] a, b;
reg result;
initial begin
a = 5;
b = 3;
result = (a == b);
$display("5 == 3 : %d", result); // 0 (falso)
result = (a != b);
$display("5 != 3 : %d", result); // 1 (verdadero)
result = (a > b);
$display("5 > 3 : %d", result); // 1 (verdadero)
result = (a < b);
$display("5 < 3 : %d", result); // 0 (falso)
result = (a >= 5);
$display("5 >= 5 : %d", result); // 1 (verdadero)
result = (a <= 3);
$display("5 <= 3 : %d", result); // 0 (falso)
$finish;
end
endmoduleSalida:
5 == 3 : 0
5 != 3 : 1
5 > 3 : 1
5 < 3 : 0
5 >= 5 : 1
5 <= 3 : 0Uso de comparaciones en condiciones
Las comparaciones se usan a menudo en las instrucciones if:
if (count == 10)
$display("Reached maximum");
if (value > threshold)
$display("Value is too high");Notas importantes
- Los resultados de las comparaciones son valores de 1 bit (0 o 1)
- Las comparaciones funcionan con cualquier ancho de bits
- Ten cuidado con
==y!=cuando las señales contienen X o Z (devolverán X)
Desafío
Escribe las expresiones de comparación correctas para cada tarea.
Qué hacer:
- Comprueba si
aes igual aby almacénalo eneq - Comprueba si
aes greater queby almacénalo engt - Comprueba si
aes less que o igual aby almacénalo enle
Pruébalo tú mismo
module comparison_challenge;
reg [3:0] a, b;
reg eq, gt, le;
initial begin
a = 4'd7;
b = 4'd7;
eq = ______; // a es igual a b
gt = ______; // a es mayor que b
le = ______; // a es menor o igual que b
$display("a = %d, b = %d", a, b);
$display("a == b : %d", eq);
$display("a > b : %d", gt);
$display("a <= b : %d", le);
$finish;
end
endmoduleEsta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.
Todas las lecciones de Fundamentos
1Introducción
Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicPractica por tu cuenta: Compilador de Verilog online