Retrasos de puerta

Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 68 de 90.

En la lección anterior, vimos los retardos generales que se usan como #10 a = b;. Esperan antes de ejecutar una instrucción.

En esta lección, abordamos los retardos de las puertas, que son específicos de las primitivas de puerta integradas, como and, or y not. Un retardo de puerta modela cuánto tarda una puerta de hardware en producir una salida después de que sus entradas cambian.

En el hardware real, las puertas no responden instantáneamente. Hay un pequeño retraso. Cuando usas primitivas de puertas integradas, puedes añadir un retraso para simular el tiempo de propagación de la puerta. La salida cambia solo después del retraso especificado.

Diferencia entre el retardo general y el retardo de compuerta

	Retardo general	Retardo de compuerta
Sintaxis	`#10 a = b;`	`and #5 (out, a, b);`
Posición	`#` antes de una instrucción	`#` dentro de la primitiva de compuerta
Propósito	Esperar antes de ejecutar	Modelar el tiempo de propagación de la compuerta

Sintaxis:

gate_type #(delay) (output, input1, input2, ...);

#(delay) especifica cuántas unidades de tiempo tarda la compuerta en responder.

Ejemplo sencillo

and #5 (out, a, b);

Esta puerta AND tarda 5 unidades de tiempo en cambiar su salida después de que cambie a o b.

Retardo de la puerta con múltiples entradas

nand #8 (out, a, b, c, d);   // NAND de 4 entradas con retardo de 8 unidades de tiempo

Reglas importantes

Regla	Explicación
El retardo va después del nombre de la compuerta	`and #5 (out, a, b)`
Valor del retardo en unidades de tiempo	Según la directiva `timescale`
Todas las entradas afectan a la salida	Cualquier cambio en una entrada activa el retardo
No sintetizable	Los retardos de las compuertas son solo para simulación

Desafío

Agrega los retardos de las puertas que faltan a este módulo. Usa retardos diferentes para cada puerta.

Qué hacer:

Puerta AND: retardo de 5 unidades de tiempo
Puerta OR: retardo de 3 unidades de tiempo
Puerta NOT: retardo de 2 unidades de tiempo

Pruébalo tú mismo

module gate_delay_challenge;
  reg a, b;
  wire and_out, or_out, not_out;
  
  // TODO: Añade puerta AND con retardo de 5 unidades de tiempo (entradas a, b)
  
  // TODO: Añade puerta OR con retardo de 3 unidades de tiempo (entradas a, b)
  
  // TODO: Añade puerta NOT con retardo de 2 unidades de tiempo (entrada a)
  

  initial begin
    $monitor("Time %0t: a=%b, b=%b | and=%b, or=%b, not=%b", 
              $time, a, b, and_out, or_out, not_out);
    
    a = 1; b = 1;
    #10 $finish;
  end
endmodule