Writing The Testbench

Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 45 de 90.

Desafío

Ahora necesitamos probar si el sumador de medio bit funciona correctamente. Añade el código de prueba dentro del bloque initial.

Importante: Antes de añadir la prueba, debes cambiar los puertos del módulo para que la prueba funcione correctamente.

Qué hacer:

Paso 1: Cambiar las declaraciones de los puertos

Cambia input a, b por reg a, b (usa el punto y coma)
Cambia output sum, carry por wire sum, carry (usa el punto y coma)
Elimina por completo los puertos del módulo (el módulo no debe tener ( ))

Paso 2: Añadir el código de prueba

Añade un bloque initial begin
Dentro del bloque, añade:

$display("a b | sum carry"); 
a = 0; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 0; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry);

Añade $finish; para finalizar la prueba
Añade end para cerrar el bloque initial

Pruébalo tú mismo

module half_adder (
  input a,
  input b,
  
  output sum,
  output carry
);
  assign sum = a ^ b;
  assign carry = a & b;
  
endmodule

Todas las lecciones de Fundamentos

1Introducción

Qué es Verilog Hardware frente a software Tu primer módulo Comentarios Niveles de abstracción del diseño

4Operators Part 1

Arithmetic Operators Modulo Operator Comparison Operators Recap - Simple Math Bitwise Operators

7Assign And Gates

Continuous Assignment Assign With Operators Built In Gate Primitives AND OR NOT Gates XOR XNOR Gates Recap - Logic Gate Circuit

10Decision Making

If Statement If - Else Recap - Simple Comparator Case Statement Casex And Casez Recap - ALU Design

13Timing And Delays

What Are Delays Gate Delays Assignment Delays Timescale Directive Clock Generation Recap - Timing Control

16Final Challenges

4 Bit Counter Decoder Design Shift Register

2Data Types

Wire Type Reg Type Integer And Real Vectors Arrays Parameters Recap - Declare Signals

5Operators Part 2

Logical Operators Reduction Operators Shift Operators Concatenation Operator Conditional Operator Recap - Operator Challenge

8Half Adder Project

Writing The Module Designing The Logic

Writing The Testbench Lección de proyecto

11Loops

For Loop While Loop Repeat Loop Forever Loop Disable Statement Recap - Loop Patterns

14Testbench Basics

What Is A Testbench Creating Stimulus Display And Monitor Dumpfile And Dumpvars Using System Tasks Recap - Full Testbench

17UART

Bit counter State Machine

Transmitter Design

Testbench

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