Resumen: Construye un módulo

Parte de la sección Fundamentos del Journey de Verilog de Coddy — lección 36 de 90.

Desafío

Este desafío combina todo lo que has aprendido en este capítulo. Crearás un módulo desde cero y lo instanciarás.

Qué hacer:

Parte 1: Crear un módulo llamado flipflop con:

Entrada de 1 bit llamada clk
Entrada de 1 bit llamada d
Entrada de 1 bit llamada reset
Salida de 1 bit llamada q (usa reg, asignada en un bloque always)

El módulo debe funcionar de la siguiente manera:

Cuando reset es 1, q pasa a ser 0
De lo contrario, en cada flanco de reloj, q pasa a ser d

Parte 2: Instanciar el módulo flipflop en el módulo top usando mapeo de puertos por nombre

Conecta los puertos a las siguientes señales:

Puerto clk → señal clock
Puerto d → señal data
Puerto reset → señal reset_signal
Puerto q → señal out

Pruébalo tú mismo

// Parte 1: Crear el módulo flipflop

  // TODO: Agregar puertos

  // TODO: Agregar bloque always con posedge clk y posedge reset
  
  // Si reset es 1, q <= 0
  
  // De lo contrario q <= d


// Parte 2: Módulo superior con instanciación
module top (
  input clock,
  input data,
  input reset_signal,
  output out
);

  // TODO: Instanciar flipflop con el nombre de instancia ff1
  
  // Usar mapeo de puertos por nombre: .clk(clock), .d(data), .reset(reset_signal), .q(out)

endmodule