Recap - Build A Module

Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 36 de 90.

Desafío

Este desafío combina todo lo que aprendiste en este capítulo. Crearás un module desde cero y lo instanciarás.

Qué hacer:

Part 1: Create un module llamado flipflop con:

input de 1 bit llamado clk
input de 1 bit llamado d
input de 1 bit llamado reset
output de 1 bit llamado q (usa reg, asignado en el bloque always)

El module debe funcionar de la siguiente manera:

Cuando reset es 1, q se convierte en 0
De lo contrario, en cada flanco de reloj, q se convierte en d

Part 2: Instancia el flipflop module en el top module usando mapping de ports por nombre

Conecta los ports a las siguientes señales:

Port clk → señal clock
Port d → señal data
Port reset → señal reset_signal
Port q → señal out

Pruébalo tú mismo

// Parte 1: Crea el módulo flipflop

  // TODO: Añade los puertos

  // TODO: Añade el bloque always con posedge clk y posedge reset
  
  // Si reset es 1, q <= 0
  
  // Si no, q <= d


// Parte 2: Módulo top con instanciación
module top (
  input clock,
  input data,
  input reset_signal,
  output out
);

  // TODO: Instancia flipflop con el nombre de instancia ff1
  
  // Usa el mapeo de puertos por nombre: .clk(clock), .d(data), .reset(reset_signal), .q(out)

endmodule