Repaso: construir un módulo

Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 36 de 90.

Desafío

Este desafío combina todo lo que aprendiste en este capítulo. Crearás un módulo desde cero y crearás una instancia de él.

Qué hacer:

Parte 1: Crea un módulo llamado flipflop con:

Entrada de 1 bit llamada clk
Entrada de 1 bit llamada d
Entrada de 1 bit llamada reset
Salida de 1 bit llamada q (usa reg, asignada en un bloque always)

El módulo debe funcionar de la siguiente manera:

Cuando reset es 1, q pasa a ser 0
De lo contrario, en cada flanco del reloj, q pasa a ser d

Parte 2: Crea una instancia del módulo flipflop en el módulo top usando el mapeo de puertos por nombre

Conecta los puertos a las siguientes señales:

Puerto clk → señal clock
Puerto d → señal data
Puerto reset → señal reset_signal
Puerto q → señal out

Pruébalo tú mismo

// Parte 1: Crea el módulo flipflop

  // TODO: Añade los puertos

  // TODO: Añade un bloque always con posedge clk y posedge reset
  
  // Si reset es 1, q <= 0
  
  // De lo contrario, q <= d


// Parte 2: Módulo top con instancia
module top (
  input clock,
  input data,
  input reset_signal,
  output out
);

  // TODO: Crea una instancia de flipflop con el nombre ff1
  
  // Usa la asignación de puertos por nombre: .clk(clock), .d(data), .reset(reset_signal), .q(out)

endmodule

Todas las lecciones de Fundamentos

3Sistema numérico

Representación binaria Números con tamaño Números sin tamaño Números negativos Valores especiales X y Z Repaso: formatos numéricos

6Módulos

Estructura de módulos Puertos de entrada y salida Puertos inout Instanciación de módulos Asignación de puertos por nombre Asignación de puertos por ordenRepaso: construir un módulo

9Bloques procedurales

Bloque Always Bloque Initial Lista de sensibilidad Asignación bloqueante Asignación no bloqueante Repaso: Always vs Initial

12Proyecto de Multiplexor

Diseño de Mux de 2 a 1 Diseño de Mux de 4 a 1

Uso de la sentencia Case

15Controlador de semáforos

Definición de los estados Lógica de la máquina de estados

Temporización de las transiciones

Escritura del banco de pruebas

Verificación de la salida

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