Niveles de abstracción del diseño

Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 5 de 90.

En el diseño digital, podemos describir el mismo circuito en distintos niveles de detalle. Verilog es un lenguaje que puede describir circuitos en cualquiera de estos niveles de abstracción. ¡Eso es lo que lo hace tan potente!

Estos son los niveles:

Nivel 1: Conductual

Este nivel describe lo que hace el circuito, no cómo lo hace. Se centra en la función o el comportamiento, como «contar hacia arriba» o «sumar dos números».

Los detalles internos de cómo ocurre el conteo o la suma no se muestran. Este nivel es el más cercano al pensamiento humano y es más fácil de escribir.

Nivel 2: RTL

Este nivel muestra cómo se mueven los datos entre los registros y qué operaciones se realizan con esos datos. Puedes ver la ruta de datos: los datos van de un registro a un sumador y después regresan al registro.

Este es el nivel en el que trabajan la mayoría de los diseñadores digitales porque ofrece un buen equilibrio entre ser comprensible y tener suficientes detalles para crear hardware.

Nivel 3: Nivel de puertas lógicas

Este nivel describe el circuito mediante puertas lógicas básicas como AND, OR y XOR. Cada conexión se muestra explícitamente.

Este nivel es muy detallado y difícil de escribir a mano. Normalmente lo generan herramientas a partir de descripciones de nivel superior, en lugar de escribirse manualmente.

Por qué es importante

- **Nivel superior** = Más fácil de escribir, menos control
- **Nivel inferior** = Más difícil de escribir, más control
- **RTL** es el punto óptimo para la mayoría del trabajo de diseño

Desafío

Qué hacer:

Ejecuta este código y observa cómo se describe la misma operación en tres niveles diferentes:

Pruébalo tú mismo

module abstraction_demo;
  
  initial begin
    $display("=== Design Abstraction Levels ===");
    $display("");
    
    $display("Level 1 (Behavioral):");
    $display("  'Add a and b' - no details how");
    $display("");
    
    $display("Level 2 (RTL):");
    $display("  'On clock edge, result <= a + b' - shows data flow");
    $display("");
    
    $display("Level 3 (Gate Level):");
    $display("  'XOR gates for sum, AND gates for carry' - actual gates");
    $display("");
    
    $finish;
  end
  
endmodule