Repaso: patrones de bucles
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 63 de 90.
Desafío
Completa las partes que faltan en cada bucle para producir la salida esperada.
Qué hacer:
- Usa un bucle
forpara imprimir los números del 0 al 3 - Usa un bucle
whilepara imprimir los números del 0 al 2 - Usa un bucle
repeatpara imprimir "Hello" 3 veces
Pruébalo tú mismo
module loop_patterns;
integer i;
initial begin
$display("For Loop:");
// TODO: Añade un bucle for (i=0 a 3)
$display("While Loop:");
i = 0;
// TODO: Añade un bucle while (i=0 a 2)
$display("Repeat Loop:");
// TODO: Añade un bucle repeat (imprime "Hello" 3 veces)
$finish;
end
endmoduleTodas las lecciones de Fundamentos
1Introducción
Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operadores, parte 1
Operadores aritméticosOperador móduloOperadores de comparaciónRepaso: matemáticas simplesOperadores bit a bit7Asignaciones y compuertas
Asignación continuaAsignación con operadoresPrimitivas de compuertas integradasCompuertas AND, OR y NOTCompuertas XOR y XNORRepaso: circuito de compuertas lógicas10Toma de decisiones
Sentencia IfIf - ElseRepaso - Comparador simpleSentencia CaseCasex y CasezRepaso - Diseño de ALU5Operadores, parte 2
Operadores lógicosOperadores de reducciónOperadores de desplazamientoOperador de concatenaciónOperador condicionalRepaso: desafío de operadores11Bucles
Bucle ForBucle WhileBucle de repeticiónBucle infinitoInstrucción DisableRepaso: patrones de bucles3Sistema numérico
Representación binariaNúmeros con tamañoNúmeros sin tamañoNúmeros negativosValores especiales X y ZRepaso: formatos numéricos6Módulos
Estructura de módulosPuertos de entrada y salidaPuertos inoutInstanciación de módulosAsignación de puertos por nombreAsignación de puertos por ordenRepaso: construir un móduloPractica por tu cuenta: Compilador de Verilog online