Bitwise Operators
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 23 de 90.
Los operadores bit a bit realizan operaciones en cada bit individual de un número. A diferencia de los operadores aritméticos (+, -, *, /), que tratan los números como valores completos, los operadores bit a bit funcionan bit a bit.
Operadores bit a bit disponibles
| Operador | Operación | Qué hace |
|---|---|---|
& | AND | El bit de salida es 1 solo si ambos bits de entrada son 1 |
| | OR | El bit de salida es 1 si al menos uno de los bits de entrada es 1 |
^ | XOR | El bit de salida es 1 si los bits de entrada son diferentes |
~ | NOT | Invierte todos los bits (0 se convierte en 1, 1 se convierte en 0) |
Cuando usas operadores bit a bit, Verilog trata los números como binarios internamente.
reg [3:0] a, b;
a = 4'd10; // Decimal 10 = binary 1010
b = 4'd12; // Decimal 12 = binario 1100
c = a & b; // Funciona igual que usando binario directamentePuedes escribir números en decimal, hexadecimal o binario: Verilog los convierte a binario para las operaciones bit a bit.
Cómo funcionan las operaciones bit a bit
Cada operador funciona con pares de bits (o con bits individuales en el caso de NOT):
Ejemplo con números de 4 bits:
a = 1010 (binary)
b = 1100 (binary)
AND: a & b = 1000
(1&1=1, 0&1=0, 1&0=0, 0&0=0)
OR: a | b = 1110
(1|1=1, 0|1=1, 1|0=1, 0|0=0)
XOR: a ^ b = 0110
(1^1=0, 0^1=1, 1^0=1, 0^0=0)
NOT: ~a = 0101
(~1=0, ~0=1, ~1=0, ~0=1)Ejemplo de código
module bitwise_demo;
reg [3:0] a, b;
reg [3:0] and_res, or_res, xor_res, not_res;
initial begin
a = 4'b1010;
b = 4'b1100;
and_res = a & b; // 1010 & 1100 = 1000
or_res = a | b; // 1010 | 1100 = 1110
xor_res = a ^ b; // 1010 ^ 1100 = 0110
not_res = ~a; // ~1010 = 0101
$display("a = %b", a);
$display("b = %b", b);
$display("a & b = %b", and_res);
$display("a | b = %b", or_res);
$display("a ^ b = %b", xor_res);
$display("~a = %b", not_res);
$finish;
end
endmoduleSalida:
a = 1010
b = 1100
a & b = 1000
a | b = 1110
a ^ b = 0110
~a = 0101Desafío
Calcula los resultados de las operaciones bit a bit para los valores dados.
Qué hacer:
- Calcula
a & by almacénalo enand_res - Calcula
a | by almacénalo enor_res - Calcula
a ^ by almacénalo enxor_res - Calcula
~ay almacénalo ennot_res
Pruébalo tú mismo
module bitwise_challenge;
reg [3:0] a, b;
reg [3:0] and_res, or_res, xor_res, not_res;
initial begin
a = 4'b1101;
b = 4'b1011;
and_res = ______; // a & b
or_res = ______; // a | b
xor_res = ______; // a ^ b
not_res = ______; // ~a
$display("a = %b", a);
$display("b = %b", b);
$display("a & b = %b", and_res);
$display("a | b = %b", or_res);
$display("a ^ b = %b", xor_res);
$display("~a = %b", not_res);
$finish;
end
endmoduleEsta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.
Todas las lecciones de Fundamentos
1Introducción
Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
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Defining The StatesState Machine LogicPractica por tu cuenta: Compilador de Verilog online