Tipo Wire
Parte de la sección Fundamentos del Journey de Verilog de Coddy — lección 6 de 90.
En Verilog, necesitamos declarar qué tipo de señal estamos usando. El tipo más común es wire.
Un wire representa una conexión física entre componentes. Es como un cable real en un circuito.
- Los wires no pueden almacenar valores; simplemente transmiten los valores
- Los wires se utilizan con sentencias
assign - Los wires se utilizan para conectar módulos entre sí
Declaración de un wire
wire a; // Wire de un solo bit
wire b, c; // Múltiples wires en una sola líneaCómo funcionan los wires
module wire_example;
wire x;
reg y;
assign x = y; // x siempre sigue a y
endmodulex está conectado a y. Siempre que y cambia, x cambia instantáneamente.
Los wires se utilizan comúnmente para conectar entradas y salidas:
module and_gate(
input a, // 'a' es un wire por defecto
input b, // 'b' es un wire por defecto
output c // 'c' es un wire por defecto
);
assign c = a & b; // c es conducido por esta asignación
endmoduleEn este ejemplo, a, b, y c son todos cables.
¡Los cables son el "pegamento" que conecta las diferentes partes de tu circuito!
Desafío
Qué hacer:
- Agrega un wire llamado
temp
Hoja de referencia
Wire representa una conexión física entre componentes. Los wires no pueden almacenar valores; simplemente pasan los valores a través de ellos.
wire a; // Wire de un solo bit
wire b, c; // Múltiples wires en una sola líneaLos wires se utilizan con sentencias assign. Cada vez que la fuente cambia, el wire se actualiza instantáneamente:
wire x;
assign x = y; // x siempre sigue a yLas entradas y salidas de los módulos son wires por defecto:
module and_gate(
input a, // wire por defecto
input b, // wire por defecto
output c // wire por defecto
);
assign c = a & b;
endmodulePruébalo tú mismo
module simple(
input a,
input b,
output c
);
assign c = a & b;
// Declarar el cable temp aquí
endmoduleEsta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.
Todas las lecciones de Fundamentos
1Introducción
¿Qué es Verilog?Hardware vs SoftwareNiveles de abstracción de diseñoTu primer móduloComentarios4Operadores Parte 1
Operadores aritméticosOperador de móduloOperadores de comparaciónRepaso - Matemáticas simplesOperadores bit a bit7Asignación y Compuertas
Asignación ContinuaAsignación con OperadoresPrimitivas de Compuertas IntegradasCompuertas AND OR NOTCompuertas XOR XNORResumen - Circuito de Compuertas Lógicas10Toma de decisiones
Sentencia IfIf - ElseRepaso - Comparador simpleSentencia CaseCasex y CasezRepaso - Diseño de ALU5Operadores Parte 2
Operadores lógicosOperadores de reducciónOperadores de desplazamientoOperador de concatenaciónOperador condicionalResumen - Desafío de operadores3Sistema de numeración
Representación binariaNúmeros con tamaño definidoNúmeros sin tamaño definidoNúmeros negativosValores especiales X y ZResumen - Formatos de números6Módulos
Estructura del móduloPuertos de entrada y salidaPuertos InoutInstanciación de módulosMapeo de puertos por nombreMapeo de puertos por ordenResumen: Construye un módulo