Tipo wire

Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 6 de 90.

En Verilog, debemos declarar qué tipo de señal estamos usando. El tipo más común es wire.

Un wire representa una conexión física entre componentes. Es como un cable real en un circuito.

Los cables no pueden almacenar valores; solo los transmiten
Los cables se usan con instrucciones assign
Los cables se usan para conectar módulos entre sí

Declarar un cable

wire a;           // Cable de un solo bit
wire b, c;        // Varios cables en una sola línea

Cómo funcionan los cables

module wire_example;
  wire x;
  reg y;
  
  assign x = y;  // x siempre sigue a y
endmodule

x está conectado a y. Siempre que y cambia, x cambia al instante.

Los cables se usan habitualmente para conectar entradas y salidas:

module and_gate(
  input a,      // 'a' es un cable por defecto
  input b,      // 'b' es un cable por defecto
  output c      // 'c' es un cable por defecto
);
  assign c = a & b;  // Esta asignación determina el valor de c
endmodule

En este ejemplo, a, b y c son todos cables.

¡Los cables son el «pegamento» que conecta las distintas partes de tu circuito!

Desafío

Qué hacer:

Agrega un cable llamado temp

Pruébalo tú mismo

module simple(
  input a,
  input b,
  output c
);

  assign c = a & b; 
  
  // Declara el cable temp aquí 


endmodule

Ponte a prueba

Esta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.

Todas las lecciones de Fundamentos

Practica por tu cuenta: Compilador de Verilog online