Tipo wire

Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 6 de 90.

En Verilog, debemos declarar qué tipo de señal estamos utilizando. El tipo más común es wire.

Un wire representa una conexión física entre componentes. Es como un cable real en un circuito.

Los cables no pueden almacenar valores; simplemente transmiten valores
Los cables se utilizan con instrucciones assign
Los cables se utilizan para conectar módulos entre sí

Declarar un cable

wire a;           // Wire de un solo bit
wire b, c;        // Múltiples wires en una línea

Cómo funcionan los cables

module wire_example;
  wire x;
  reg y;
  
  assign x = y;  // x siempre sigue a y
endmodule

x está conectado a y. Cada vez que y cambia, x cambia instantáneamente.

Los cables se utilizan habitualmente para conectar entradas y salidas:

module and_gate(
  input a,      // 'a' is a wire by default
  input b,      // 'b' is a wire by default
  output c      // 'c' is a wire by default
);
  assign c = a & b;  // c is driven by this assignment
endmodule

En este ejemplo, a, b y c son todos cables.

¡Los cables son el «pegamento» que conecta entre sí las distintas partes de tu circuito!

Desafío

Qué hacer:

Añade un cable llamado temp

Pruébalo tú mismo

module simple(
  input a,
  input b,
  output c
);

  assign c = a & b; 
  
  // Declara wire temp aquí 


endmodule

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Esta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.

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