Wire Type
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 6 de 90.
En Verilog, debemos declarar qué tipo de señal estamos utilizando. El tipo más común es wire.
Un wire representa una conexión física entre componentes. Es como un cable real en un circuito.
- Los wires no pueden almacenar valores; simplemente transmiten valores
- Los wires se utilizan con instrucciones
assign - Los wires se utilizan para conectar módulos entre sí
Declarar un wire
wire a; // wire de un solo bit
wire b, c; // Múltiples wires en una líneaCómo funcionan los cables
module wire_example;
wire x;
reg y;
assign x = y; // x siempre sigue a y
endmodulex está conectado a y. Cada vez que y cambia, x cambia instantáneamente.
Wires se usan comúnmente para conectar entradas y salidas:
module and_gate(
input a, // 'a' es un wire por defecto
input b, // 'b' es un wire por defecto
output c // 'c' es un wire por defecto
);
assign c = a & b; // c es impulsado por esta asignación
endmoduleEn este ejemplo, a, b y c son todos cables.
¡Los cables son el «pegamento» que conecta entre sí las distintas partes de tu circuito!
Desafío
Qué hacer:
- Añade un wire llamado
temp
Pruébalo tú mismo
module simple(
input a,
input b,
output c
);
assign c = a & b;
// Declara wire temp aquí
endmodule
Ponte a pruebaEsta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.
Todas las lecciones de Fundamentos
1Introducción
Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logic
Timing The TransitionsWriting The TestbenchVerifying The OutputPractica por tu cuenta: Compilador de Verilog online