Tipo Wire

Parte de la sección Fundamentos del Journey de Verilog de Coddy — lección 6 de 90.

En Verilog, necesitamos declarar qué tipo de señal estamos usando. El tipo más común es wire.

Un wire representa una conexión física entre componentes. Es como un wire real en un circuito.

Los wire no pueden almacenar valores; simplemente transmiten valores a través de ellos
Los wire se utilizan con sentencias assign
Los wire se utilizan para conectar módulos entre sí

Declaración de un wire

wire a;           // Cable de un solo bit
wire b, c;        // Múltiples cables en una línea

Cómo funcionan los Wires

module wire_example;
  wire x;
  reg y;
  
  assign x = y;  // x siempre sigue a y
endmodule

x está conectado a y. Cada vez que y cambia, x cambia al instante.

Los wires se utilizan comúnmente para conectar entradas y salidas:

module and_gate(
  input a,      // 'a' es un wire por defecto
  input b,      // 'b' es un wire por defecto
  output c      // 'c' es un wire por defecto
);
  assign c = a & b;  // c es impulsado por esta asignación
endmodule

En este ejemplo, a, b y c son todos wires.

¡Los wires son el "pegamento" que conecta diferentes partes de tu circuito!

Desafío

Qué hacer:

Agrega un wire llamado temp

Pruébalo tú mismo

module simple(
  input a,
  input b,
  output c
);

  assign c = a & b; 
  
  // Declara wire temp aquí 


endmodule

Ponte a prueba

Esta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.

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