Compuertas AND OR NOT

Parte de la sección Fundamentos del Journey de Verilog de Coddy — lección 40 de 90.

Esta lección cubre las tres puertas lógicas más básicas: AND, OR y NOT. Estas puertas forman la base del diseño de la lógica digital.

Puerta AND

La puerta AND produce 1 solo cuando todas las entradas son 1.

Tabla de verdad (2 entradas):

a	b	out
0	0	0
0	1	0
1	0	0
1	1	1

Primitiva de compuerta Verilog:

and(out, a, b);

Equivalente de asignación continua:

assign out = a & b;

Puerta OR

La puerta OR produce como salida 1 cuando al menos una entrada es 1.

Tabla de verdad (2 entradas):

a	b	out
0	0	0
0	1	1
1	0	1
1	1	1

Primitiva de compuerta Verilog:

or(out, a, b);

Equivalente de asignación continua:

assign out = a | b;

Puerta NOT

La puerta NOT devuelve lo opuesto a su única entrada. También se le llama inverter.

Tabla de verdad:

a	out
0	1
1	0

Primitiva de puerta Verilog:

not(out, a);

Equivalente en asignación continua:

assign out = ~a;

Entradas múltiples

Las puertas AND y OR pueden tener más de 2 entradas:

and(out, a, b, c);     // AND de 3 entradas (out = a & b & c)
or(out, x, y, z, w);   // OR de 4 entradas

Las puertas NOT siempre tienen exactamente 1 entrada.

Ejemplo de código

module and_or_not (
  input a, b,
  output and_out,
  output or_out,
  output not_out
);
  and(and_out, a, b);   // compuerta AND
  or(or_out, a, b);     // compuerta OR
  not(not_out, a);      // compuerta NOT (inversor)
endmodule

Desafío

Agrega las puertas primitivas que faltan según las tareas.

Qué hacer:

Crea una puerta AND con salida and_result e entradas p y q
Crea una puerta OR con salida or_result e entradas p y q
Crea una puerta NOT con salida not_result e entrada p

Pruébalo tú mismo

module gates_challenge (
  input p,
  input q,
  output and_result,
  output or_result,
  output not_result
);
  
  // TODO: Añade la puerta AND (and_result = p & q)
  
  // TODO: Añade la puerta OR (or_result = p | q)
  
  // TODO: Añade la puerta NOT (not_result = ~p)

endmodule