Recap - Number Formats
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 18 de 90.
Desafío
Completa el código escribiendo los valores correctos en los formatos especificados.
Qué hacer:
- Establece
acomo binario de 8 bits para el valor decimal 170 (10101010) - Establece
bcomo decimal de 8 bits para 255 - Establece
ccomo hexadecimal de 16 bits para FF - Establece
dcomo un valor de 4 bits donde el bit 2 sea X (others 1) - Establece
econ all bits Z (4 bits)
Pruébalo tú mismo
module number_formats;
wire [7:0] a, b;
wire [15:0] c;
wire [3:0] d, e;
assign a = ______; // binario de 8 bits para 170
assign b = ______; // decimal de 8 bits para 255
assign c = ______; // hexadecimal de 16 bits para FF
assign d = ______; // 4 bits: el bit 2 es X, los demás 1
assign e = ______; // 4 bits: todos los bits Z
initial begin
$display("a = %b", a);
$display("b = %b", b);
$display("c = %h", c);
$display("d = %b", d);
$display("e = %b", e);
$finish;
end
endmoduleTodas las lecciones de Fundamentos
1Introducción
Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicPractica por tu cuenta: Compilador de Verilog online