AND OR NOT Kapıları

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 40 / 90.

Bu ders en temel üç mantık kapısını kapsar: AND, OR ve NOT. Bu kapılar, dijital mantık tasarımının temelini oluşturur.

AND Kapısı (Ve Kapısı)

AND kapısı yalnızca tüm girdiler 1 olduğunda 1 çıktısını verir.

Doğruluk Tablosu (2-girdili):

a	b	out
0	0	0
0	1	0
1	0	0
1	1	1

Verilog kapı ilkel öğesi (gate primitive):

and(out, a, b);

Sürekli atama (continuous assignment) karşılığı:

assign out = a & b;

OR Kapısı

OR kapısı, girdilerden en az biri 1 olduğunda 1 çıktısını verir.

Doğruluk Tablosu (2-girdili):

a	b	out
0	0	0
0	1	1
1	0	1
1	1	1

Verilog kapı primitifi:

or(out, a, b);

Sürekli atama karşılığı:

assign out = a | b;

NOT Kapısı

NOT kapısı, tek girdisinin tersini çıktı olarak verir. Ayrıca inverter (evirici) olarak da adlandırılır.

Doğruluk Tablosu:

a	out
0	1
1	0

Verilog kapı ilkeli (primitive):

not(out, a);

Eşdeğer kesintisiz atama (continuous assignment):

assign out = ~a;

Çoklu Girdiler

AND ve OR kapıları 2'den fazla girdiye sahip olabilir:

and(out, a, b, c);     // 3 girişli AND (out = a & b & c)
or(out, x, y, z, w);   // 4 girişli OR

NOT kapıları her zaman tam olarak 1 girdiye sahiptir.

Kod Örneği

module and_or_not (
  input a, b,
  output and_out,
  output or_out,
  output not_out
);
  and(and_out, a, b);   // AND kapısı
  or(or_out, a, b);     // OR kapısı
  not(not_out, a);      // NOT kapısı (evirici)
endmodule

Görev

Görevlere bağlı olarak eksik kapı temellerini ekleyin.

Ne yapılmalı:

Çıkışı and_result, girdileri p ve q olan bir AND kapısı oluşturun
Çıkışı or_result, girdileri p ve q olan bir OR kapısı oluşturun
Çıkışı not_result ve girdisi p olan bir NOT kapısı oluşturun

Kendin dene

module gates_challenge (
  input p,
  input q,
  output and_result,
  output or_result,
  output not_result
);
  
  // TODO: AND kapısı ekle (and_result = p & q)
  
  // TODO: OR kapısı ekle (or_result = p | q)
  
  // TODO: NOT kapısı ekle (not_result = ~p)

endmodule