Arithmetic Operators
Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası. Ders 19 / 90.
Verilog temel aritmetik operatörleri sağlar: + (toplama), - (çıkarma), * (çarpma) ve / (division).
Kod Örneği:
module arithmetic_demo;
reg [3:0] a, b;
reg [7:0] add, sub, mul, div;
initial begin
a = 4'd9;
b = 4'd4;
add = a + b; // 9 + 4 = 13
sub = a - b; // 9 - 4 = 5
mul = a * b; // 9 * 4 = 36
div = a / b; // 9 / 4 = 2
$display("9 + 4 = %d", add);
$display("9 - 4 = %d", sub);
$display("9 * 4 = %d", mul);
$display("9 / 4 = %d", div);
$finish;
end
endmoduleÇıktı:
9 + 4 = 13 9 - 4 = 5 9 * 4 = 36 9 / 4 = 2
Önemli Notlar
- Division, tamsayı bölmesi gerçekleştirir (kesir yoktur)
- result yazmacının çarpma sonuçlarını alabilecek kadar geniş olduğundan emin olun
Görev
Bu meydan okumada, +, -, * ve / operatörlerini kullanarak doğru aritmetik ifadeleri yazmanız gerekiyor.
Yapılacaklar:
a + bişlemini hesaplayın veaddiçine kaydedina - bişlemini hesaplayın vesubiçine kaydedina * bişlemini hesaplayın vemuliçine kaydedina / bişlemini hesaplayın vediviçine kaydedin
Kendin dene
module arithmetic_challenge;
reg [3:0] a, b;
reg [7:0] add, sub, mul, div;
initial begin
a = 4'd12;
b = 4'd5;
add = ______; // a + b
sub = ______; // a - b
mul = ______; // a * b
div = ______; // a / b
$display("12 + 5 = %d", add);
$display("12 - 5 = %d", sub);
$display("12 * 5 = %d", mul);
$display("12 / 5 = %d", div);
$finish;
end
endmoduleBu ders kısa bir quiz içerir. Soruları yanıtlamak ve ilerlemeni kaydetmek için derse başla.
Temeller bölümündeki tüm dersler
4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicKendi başına pratik yap: Online Verilog derleyicisi