Writing The Module

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası. Ders 43 / 90.

Görev

Bir yarım toplayıcı, iki tek biti toplayan ve size şunları söyleyen bir devredir:

sum: sonuç (0 veya 1)
carry: taşma olup olmadığı (her iki giriş de 1 olduğunda 1)

Örnek

a	b	sum	carry
0	0	0	taşma yok
0	1	1	taşma yok
1	0	1	taşma yok
1	1	0	taşma (carry = 1)

İkilik sistemde 1 + 1 eklediğinizde sonuç, carry değeri 1 olan 0'dır (tıpkı onluk sistemde 5 + 5 = 0 ve carry değerinin 1 olması gibi).

Mantığı eklemeden önce module container'ı oluşturmamız gerekir: half adder devremizi barındıracak boş kabuk.

Bir half adder için görevler şunlardır:

half_adder adlı bir module oluştur
İki giriş ekle: a ve b
İki çıkış ekle: sum ve carry

Kendin dene

  // Görev 1: half_adder adında bir modül oluştur

  // Görev 2: İki giriş ekle: a ve b
  
  // Görev 3: İki çıkış ekle: sum ve carry

  // Mantık daha sonra eklenecek

Temeller bölümündeki tüm dersler

2Data Types

Wire Type Reg Type Integer And Real Vectors Arrays Parameters Recap - Declare Signals

5Operators Part 2

Logical Operators Reduction Operators Shift Operators Concatenation Operator Conditional Operator Recap - Operator Challenge

8Half Adder Project

Writing The ModuleDesigning The Logic

Writing The Testbench

11Loops

For Loop While Loop Repeat Loop Forever Loop Disable Statement Recap - Loop Patterns

14Testbench Basics

What Is A Testbench Creating Stimulus Display And Monitor Dumpfile And Dumpvars Using System Tasks Recap - Full Testbench

17UART

Bit counter State Machine

Transmitter Design

Testbench

Kendi başına pratik yap: Online Verilog derleyicisi