Menu
CoddyTech

Görüntüleme ve İzleme

Coddy'nin Verilog Journey'sinin Temel Bilgiler bölümünün bir parçası. Ders 75 / 90.

$display ve $monitor, simülasyonunuzdaki bilgileri yazdırmak için kullanılan sistem görevleridir. Tasarımınızın içinde neler olup bittiğini görmenize yardımcı olurlar.

$display

$display yürütüldüğü anda bir mesajı bir kez yazdırır.

Sözdizimi:

$display("message", variables);

Örnek:

initial begin
  $display("Simulation started");
  #10;
  $display("Time 10");
  #10;
  $display("Time 20");
end

Çıktı:

Simulation started
Time 10
Time 20

$monitor

$monitor, değişkenlerinden herhangi biri değiştiğinde otomatik olarak bir mesaj yazdırır.

Söz dizimi:

$monitor("message", variables);

Örnek:

initial begin
  a = 0; b = 0;
  $monitor("Time %0t: a=%b, b=%b", $time, a, b);
  #10 a = 1;
  #10 b = 1;
  #10 a = 0;
end

Çıktı:

Time 0: a=0, b=0
Time 10: a=1, b=0
Time 20: a=1, b=1
Time 30: a=0, b=1

$display vs $monitor

 $display$monitor
Ne zaman yazdırırÇalıştırıldığında bir kezBir değişken her değiştiğinde
Kaç kezÇağırdığınız kadarSürekli (değişene kadar)
Kullanım amacıBaşlıklar, test mesajlarıDeğişen sinyalleri izleme

Yaygın Biçim Belirleyicileri

BelirleyiciAnlamıÖrnek
%bİkili$display("%b", a);
%dOndalık$display("%d", count);
%hOnaltılık$display("%h", data);
%tZaman$display("%t", $time);
%0tZaman (boşluksuz)$display("%0t", $time);
%sDize$display("%s", "Hello");

Önemli Kurallar

KuralAçıklama
$display bir kez yazdırırBaşlıklar ve nihai sonuçlar için uygundur
$monitor değişiklik olduğunda yazdırırSinyalleri izlemek için uygundur
Yalnızca bir $monitor etkin olabilirSonuncusu öncekini geçersiz kılar
Durdurmak için $finish kullanınAksi takdirde simülasyon sonsuza kadar sürebilir
challenge icon

Görev

Bu testbench'e eksik $display ve $monitor ifadelerini ekle.

Yapılacaklar:

  1. Bir başlık yazdırmak için $display ekle: "Testing OR Gate"
  2. Herhangi bir sinyal değiştiğinde zamanı, x, y ve z'yi yazdırmak için $monitor ekle. Biçim: "Time %0t: x=%b, y=%b, z=%b"
  3. "Test complete" yazdırmak için sona $display ekle

Kendin dene

module or_gate (
  input x,
  input y,
  output z
);
  assign z = x | y;
endmodule

module testbench;
  reg x, y;
  wire z;
  
  or_gate dut (
    .x(x),
    .y(y),
    .z(z)
  );

  initial begin
    // TODO: $display başlığını ekle: "Testing OR Gate"
    
    
    // TODO: time, x, y, z değerlerini izlemek için $monitor ekle
    // Biçim: "Time %0t: x=%b, y=%b, z=%b"
    
    
    // Uyarıcı sinyalleri uygula
    x = 0; y = 0; #10;
    x = 0; y = 1; #10;
    x = 1; y = 0; #10;
    x = 1; y = 1; #10;
    
    // TODO: $display ekle: "Test complete"
    
    
    $finish;
  end
endmodule
quiz iconKendini test et

Bu ders kısa bir quiz içerir. Soruları yanıtlamak ve ilerlemeni kaydetmek için derse başla.

Temel Bilgiler bölümündeki tüm dersler

Kendi başına pratik yap: Online Verilog derleyicisi