If İfadesi

if ifadesi, kodu yalnızca bir koşul doğru olduğunda çalıştıran bir karar verme bloğudur. if ifadesi bir koşulu denetler.

Koşul true (1) ise içindeki kod çalıştırılır. Koşul false (0) ise kod atlanır.

Sözdizimi:

if (condition) begin
  // condition true olduğunda kod çalışır
end

Basit Örnek

if (reset) begin
  count = 0;
end

Bu örnekte:

• begin ve end, kod bloğunun başlangıcını ve bitişini belirtmek için kullanılır

• reset 1 (true) ise, begin ve end arasındaki kod çalıştırılır → count 0 olur
• reset 0 (false) ise, içindeki kod atlanır → hiçbir şey olmaz

begin ve end, diğer programlama dillerindeki süslü parantezler { } gibi çalışır. Verilog’un hangi kodun if koşuluna ait olduğunu bilmesi için ifadeleri bir araya getirirler. Burada yalnızca bir ifade olsa da tutarlılık açısından begin ve end kullanmak yine de iyi bir uygulamadır.

Always Bloğunda If İfadesi

always @(posedge clk) begin
  if (reset)
    count <= 0;
end

Not: Tek bir ifade için begin ve end isteğe bağlıdır. Örneğin, yukarıdaki always bloğunda yalnızca bir ifade olduğu için if sonrasında begin/end gerekmez.

Koşul Herhangi Bir İfade Olabilir

if (a > b) begin
  max = a;
end

if (a && b) begin
  out = 1;
end

if (data == 8'hFF) begin
  match = 1;
end

Önemli Kurallar