If İfadesi

if ifadesi, kodu yalnızca bir koşul doğru olduğunda çalıştıran bir karar verme bloğudur. if ifadesi bir koşulu kontrol eder.

Koşul true (1) ise içindeki kod çalıştırılır. Koşul false (0) ise kod atlanır.

Sözdizimi:

if (condition) begin
  // Kod, condition true olduğunda çalışır
end

Basit Örnek

if (reset) begin
  count = 0;
end

Bu örnekte:

• begin ve end, kod bloğunun başlangıcını ve sonunu belirtmek için kullanılır

• Eğer reset 1 (doğru) ise, begin ve end içindeki kod çalışır → count 0 olur
• Eğer reset 0 (yanlış) ise, içindeki kod atlanır → hiçbir şey olmaz

begin ve end, diğer programlama dillerindeki küme parantezleri { } gibi çalışır. İfadeleri birlikte gruplandırarak Verilog'un hangi kodun if koşuluna ait olduğunu bilmesini sağlarlar. Burada yalnızca bir ifade olsa da tutarlılık açısından begin ve end kullanmak yine de iyi bir uygulamadır.

Always Bloğunda If İfadesi

always @(posedge clk) begin
  if (reset)
    count <= 0;
end

Not: Tek bir ifade için begin ve end isteğe bağlıdır. Örneğin, yukarıdaki always bloğunda yalnızca bir ifade bulunduğundan if sonrasında begin/end gerekmez.

Koşul Herhangi Bir İfade Olabilir

if (a > b) begin
  max = a;
end

if (a && b) begin
  out = 1;
end

if (data == 8'hFF) begin
  match = 1;
end

Önemli Kurallar