4 Bit Sayacı

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 84 / 90.

Görev

0'dan 15'e kadar sayan ve tekrar 0'a dönen 4 bitlik bir sayaç oluşturun.

Modül Arayüzü

Port	Yön	Genişlik	Açıklama
`clk`	input	1 bit	Saat sinyali
`reset`	input	1 bit	Sayacı 0'a sıfırla
`count`	output	4 bit	Mevcut sayaç değeri

Doğruluk Tablosu

Saat Döngüsü	count
Reset sonrası	0
1	1
2	2
...	...
15	15
16	0 (başa döner)

Göreviniz aşağıdaki modülü tamamlamaktır.

Yapılması gerekenler:

reset durumunda, count değerini 0 yapın
Her yükselen saat kenarında, count değerini 1 artırın
count 15'e ulaştığında, bir sonraki artış 0'a dönmelidir

Kendin dene

module counter (
  input clk,
  input reset,
  output reg [3:0] count
);
  
  // YAPILACAK: posedge clk ve posedge reset içeren always bloğu ekleyin
  // Reset durumunda: count <= 0
  // Aksi takdirde: count <= count + 1

endmodule

Temeller bölümündeki tüm dersler

1Giriş

Verilog Nedir?Donanım ve Yazılım Tasarım Soyutlama Seviyeleri İlk Modülünüz Yorum Satırları

4Operatörler Bölüm 1

Aritmetik Operatörler Modül Operatörü Karşılaştırma Operatörleri Özet - Basit Matematik Bitsel Operatörler

7Atama ve Kapılar

Sürekli Atama Operatörlerle Atama Yerleşik Kapı Primitifleri AND OR NOT Kapıları XOR XNOR Kapıları Özet - Mantık Kapısı Devresi

10Karar Yapıları

If İfadesi If - Else Özet - Basit Karşılaştırıcı Case İfadesi Casex ve Casez Özet - ALU Tasarımı

13Zamanlama ve Gecikmeler

Gecikmeler Nedir Kapı Gecikmeleri Atama Gecikmeleri Timescale Direktifi Clock Üretimi Özet - Zamanlama Kontrolü

16Final Meydan Okumaları

4 Bit SayacıKod Çözücü Tasarımı Kaydırmalı Kaydedici