4 Bit Counter

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası. Ders 84 / 90.

Görev

0'dan 15'e kadar sayan ve tekrar 0'a dönen 4 bitlik bir counter oluşturun.

Modül Arayüzü

Port	Yön	Genişlik	Açıklama
`clk`	input	1 bit	Saat sinyali
`reset`	input	1 bit	counter değerini 0'a sıfırla
`count`	output	4 bits	Mevcut counter değeri

Doğruluk Tablosu

Saat Döngüsü	count
Sıfırlamadan sonra	0
1	1
2	2
...	...
15	15
16	0 (başa döner)

Göreviniz aşağıdaki modülü tamamlamaktır.

Yapılacaklar:

reset durumunda count değerini 0 olarak ayarlayın
Her yükselen saat kenarında count değerini 1 artırın
count 15'e ulaştığında, sonraki artırma işlemi 0'a dönmelidir

Kendin dene

module counter (
  input clk,
  input reset,
  output reg [3:0] count
);
  
  // TODO: posedge clk ve posedge reset ile always bloğu ekle
  // Reset'te: count <= 0
  // Aksi halde: count <= count + 1

endmodule

Temeller bölümündeki tüm dersler

1Giriş

Verilog Nedir Donanım ve Yazılım İlk Modülünüz Yorumlar Tasarım Soyutlama Düzeyleri

4Operators Part 1

Arithmetic Operators Modulo Operator Comparison Operators Recap - Simple Math Bitwise Operators

7Assign And Gates

Continuous Assignment Assign With Operators Built In Gate Primitives AND OR NOT Gates XOR XNOR Gates Recap - Logic Gate Circuit

10Decision Making

If Statement If - Else Recap - Simple Comparator Case Statement Casex And Casez Recap - ALU Design

13Timing And Delays

What Are Delays Gate Delays Assignment Delays Timescale Directive Clock Generation Recap - Timing Control

16Final Challenges

4 Bit CounterDecoder Design Shift Register

Kendi başına pratik yap: Online Verilog derleyicisi