Modül Yapısı

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 30 / 90.

Bir modül, Verilog'daki temel yapı taşıdır. Her tasarım, daha büyük sistemler oluşturmak için birbirine bağlanan modüllerden inşa edilir.

Bir modül, şunlara sahip bir donanım bileşenidir:

Bir isim
Girişler (gelen sinyaller)
Çıkışlar (giden sinyaller)
Dahili mantık (modülün ne yaptığı)

Bir modülü, pinleri ve dahili devreleri olan bir çip gibi düşünün.

Temel Modül Yapısı

Her modül şu yapıyı takip eder:

module module_name (
  input  signals,
  output signals
);
  
  // Dahili tanımlamalar (wires, regs, vb.)
  // Mantık (assign ifadeleri, always blokları, vb.)
  
endmodule

Bir Modülün Bölümleri

Bölüm	Amaç
`module` anahtar kelimesi	Modül tanımını başlatır
`module_name`	Modülün adı
`( )`	Giriş ve çıkış portlarının listesi
`input` / `output`	Port yönünü bildirir
Modül gövdesi	Dahili mantık ve bağlantılar
`endmodule`	Modül tanımını sonlandırır

Basit Modül Örneği

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

Bu modül:

and_gate olarak adlandırılmıştır
İki girişe (a, b) sahiptir
Bir çıkışa (c) sahiptir
Mantığı tanımlayan bir assign ifadesi içerir

Modül Yapısı Kuralları

Dosya başına bir modül yaygın bir uygulamadır
Modül adı işlevini tanımlamalıdır
Portlar, isimden sonra parantez içinde listelenir

Girişler (Inputs) her zaman input şeklindedir (içine yazılamaz)
Çıkışlar (Outputs) output şeklindedir (reg veya wire olabilir)
<strong>endmodule</strong> modülü kapatmalıdır

Görev

Bu modülü tamamlamak için eksik kısımları doldurun.

Yapılacaklar:

Modül adını my_and olarak ekleyin
x için input ekleyin
y için input ekleyin
z için output ekleyin
assign kullanarak dahili mantığı ekleyin

Kopya kağıdı

Bir modül, Verilog'daki temel yapı taşıdır — girişleri, çıkışları ve dahili mantığı olan bir donanım bileşenidir.

module module_name (
  input  a,
  input  b,
  output c
);
  // Dahili mantık
  assign c = a & b;

endmodule

module / endmodule — tanımı başlatır ve bitirir
input — içeri gelen sinyal (modül içinde salt okunur)
output — dışarı giden sinyal (reg veya wire olabilir)
assign — birleşimsel mantığı tanımlar

Kendin dene

module ______ (   // Modül adını ekleyin
  ______ x,       // Giriş ekleyin
  ______ y,       // Giriş ekleyin
  ______ z        // Çıkış ekleyin
);
  // Buraya atama ifadesini ekleyin (z = x & y)
  
endmodule