Modül Yapısı

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 30 / 90.

Verilog'da modül temel yapı taşıdır. Her tasarım, daha büyük sistemler oluşturmak için birbirine bağlanan modüllerden inşa edilir.

Bir module, şu ögelere sahip bir donanım bileşenidir:

Bir ad
Input (içeri giren sinyaller)
Output (dışarı çıkan sinyaller)
Dahili logic (modülün ne yaptığı)

Bir modülü, pinleri ve iç devreleri olan bir çip olarak düşünebilirsiniz.

Temel Module Yapısı

Her module bu yapıyı takip eder:

module module_name (
  input  signals,
  output signals
);
  
  // Dahili bildirimler (wires, regs, vb.)
  // Mantık (assign ifadeleri, always blokları, vb.)
  
endmodule

Part of a Module

Bölüm	Amaç
`module` keyword	Module tanımını başlatır
`module_name`	Module'ün adı
`( )`	`input` ve `output` portlarının listesi
`input` / `output`	Port yönünü bildirir
Module body	`Internal` `logic` ve bağlantılar
`endmodule`	Module tanımını sonlandırır

Basit Modül Örneği

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

Bu module:

and_gate adındadır
İki girdiye sahiptir (a, b)
Bir çıktıya sahiptir (c)
Mantığı tanımlayan bir assign ifadesi içerir

Modül Yapısı Kuralları

Dosya başına bir modül yaygın bir uygulamadır
Modül adı işlevini tanımlamalıdır
Portlar isminden sonra parantez içinde listelenir

Girişler her zaman input şeklindedir (içine yazılamaz)
Çıkışlar output şeklindedir (reg veya wire olabilir)
<strong>endmodule</strong> modülü kapatmalıdır

Görev

Bu modülü tamamlamak için eksik kısımları doldurun.

Yapılacaklar:

my_and module_name ekleyin
x için input ekleyin
y için input ekleyin
z için output ekleyin
assign kullanarak iç mantığı ekleyin

Kendin dene

module ______ (   // Modül adı ekle
  input x,       // Giriş ekle
  input y,       // Giriş ekle
  output z       // Çıkış ekle
);
  // Buraya assign ifadesi ekle (z = x & y)
  
endmodule