Modül Yapısı

Coddy'nin Verilog Journey'sinin Temel Bilgiler bölümünün bir parçası. Ders 30 / 90.

Modül, Verilog'daki temel yapı taşıdır. Her tasarım, daha büyük sistemler oluşturmak üzere birbirine bağlanan modüllerden oluşur.

Bir modül, şunlara sahip bir donanım bileşenidir:

Bir ad
Girdiler (gelen sinyaller)
Çıktılar (giden sinyaller)
Dahili mantık (modülün yaptığı iş)

Bir modülü, pinleri ve dahili devresi olan bir çip olarak düşünün.

Temel Modül Yapısı

Her modül şu yapıyı izler:

module module_name (
  input  signals,
  output signals
);
  
  // Dahili bildirimler (wires, regs, vb.)
  // Mantık (assign statements, always blocks, vb.)
  
endmodule

Bir Modülün Bölümleri

Parça	Amaç
`module` anahtar kelimesi	Modül tanımını başlatır
`module_name`	Modülün adı
`( )`	Giriş ve çıkış portlarının listesi
`input` / `output`	Port yönünü bildirir
Modül gövdesi	Dahili mantık ve bağlantılar
`endmodule`	Modül tanımını sonlandırır

Basit Modül Örneği

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

Bu modül:

and_gate olarak adlandırılmıştır
İki girdisi vardır (a, b)
Bir çıktısı vardır (c)
Mantığı tanımlayan bir assign ifadesi içerir

Modül Yapısı Kuralları

Dosya başına bir modül yaygın bir uygulamadır
Modül adı işlevini açıklamalıdır
Portlar adın ardından parantez içinde listelenir

Girişler her zaman input olur (içine yazılamaz)
Çıkışlar output olur (reg veya wire olabilir)
<strong>endmodule</strong> modülü kapatmalıdır

Görev

Bu modülü tamamlamak için eksik kısımları doldur.

Yapılacaklar:

Modül adı olarak my_and ekle
x için input ekle
y için input ekle
z için output ekle
assign kullanarak dahili mantığı ekle

Kendin dene

module ______ (   // Modül adı ekle
  input x,       // Giriş ekle
  input y,       // Giriş ekle
  output z       // Çıkış ekle
);
  // Buraya assign ifadesi ekle (z = x & y)
  
endmodule