Module Structure

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası. Ders 30 / 90.

Bir module, Verilog'daki temel yapı taşıdır. Her tasarım, daha büyük sistemler oluşturmak üzere birbirine bağlanan module'lerden oluşur.

Bir module şu özelliklere sahip bir donanım bileşenidir:

Bir ad
Input (gelen signals)
Output (giden signals)
Internal logic (module’ın yaptığı şey)

Bir modülü, pinleri ve dahili devresi olan bir çip olarak düşünün.

Temel Modül Yapısı

Her module şu yapıyı izler:

module module_name (
  input  signals,
  output signals
);
  
  // Dahili bildirimler (wires, regs, vb.)
  // Mantık (assign ifadeleri, always blokları, vb.)
  
endmodule

Bir Modülün Bölümleri

Parça	Amaç
`module` anahtar kelimesi	Modül tanımını başlatır
`module_name`	Modülün adı
`( )`	Giriş ve çıkış portlarının listesi
`input` / `output`	Port yönünü bildirir
Modül gövdesi	Dahili mantık ve bağlantılar
`endmodule`	Modül tanımını sonlandırır

Basit Modül Örneği

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

Bu module:

and_gate olarak adlandırılır
İki input'u vardır (a, b)
Bir output'u vardır (c)
Logic'i tanımlayan bir assign statement içerir

Modül Yapısı Kuralları

Dosya başına bir modül yaygın bir uygulamadır
Modül adı işlevini açıklamalıdır
Portlar adın ardından parantez içinde listelenir

Girişler her zaman input olur (içine yazılamaz)
Çıkışlar output olur (reg veya wire olabilir)
<strong>endmodule</strong> modülü kapatmalıdır

Görev

Bu modülü tamamlamak için eksik kısımları doldur.

Yapılacaklar:

Modül adı olarak my_and ekle
x için input ekle
y için input ekle
z için output ekle
assign kullanarak dahili mantığı ekle

Kendin dene

module ______ (   // Modül adı ekle
  input x,       // Giriş ekle
  input y,       // Giriş ekle
  output z       // Çıkış ekle
);
  // Buraya assign ifadesi ekle (z = x & y)
  
endmodule