Modül Yapısı

Coddy'nin Verilog Journey'sinin Temel Bilgiler bölümünün bir parçası. Ders 30 / 90.

Bir modül, Verilog'daki temel yapı taşıdır. Her tasarım, daha büyük sistemler oluşturmak üzere birbirine bağlanan modüllerden meydana gelir.

Bir modül, şu özelliklere sahip bir donanım bileşenidir:

Bir ad
Girişler (gelen sinyaller)
Çıkışlar (giden sinyaller)
İç mantık (modülün yaptığı şey)

Bir modülü, pinleri ve iç devreleri olan bir çip olarak düşün.

Temel Modül Yapısı

Her modül şu yapıyı izler:

module module_name (
  input  signals,
  output signals
);
  
  // İç bildirimler (wires, regs vb.)
  // Mantık (assign ifadeleri, always blokları vb.)
  
endmodule

Modülün Bölümleri

Bölüm	Amaç
`module` anahtar sözcüğü	Modül tanımını başlatır
`module_name`	Modülün adı
`( )`	Giriş ve çıkış bağlantı noktalarının listesi
`input` / `output`	Bağlantı noktası yönünü belirtir
Modül gövdesi	Dahili mantık ve bağlantılar
`endmodule`	Modül tanımını sona erdirir

Basit Modül Örneği

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

Bu modül:

Adı and_gate
İki girişi vardır (a, b)
Bir çıkışı vardır (c)
Mantığı tanımlayan bir assign ifadesi içerir

Modül Yapısı Kuralları

Her dosyada bir modül yaygın bir uygulamadır
Modül adı işlevini açıklamalıdır
Portlar adın ardından parantez içinde listelenir

Girişler her zaman input olur (içine yazılamaz)
Çıkışlar output olur (reg veya wire olabilir)
endmodule modülü kapatmalıdır

Görev

Bu modülü tamamlamak için eksik kısımları doldur.

Yapılacaklar:

Modül adını ekle: my_and
x için input ekle
y için input ekle
z için output ekle
assign kullanarak iç mantığı ekle

Kendin dene

module ______ (   // Modül adını ekleyin
  input x,       // Giriş ekleyin
  input y,       // Giriş ekleyin
  output z       // Çıkış ekleyin
);
  // Buraya assign ifadesini ekleyin (z = x & y)
  
endmodule