Writing The Testbench

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası. Ders 45 / 90.

Görev

Şimdi half adder'ın doğru çalışıp çalışmadığını test etmemiz gerekiyor. Test kodunu initial bloğunun içine ekleyin.

Önemli: Testi eklemeden önce, testin düzgün çalışabilmesi için modül portlarını değiştirmeniz gerekir.

Yapılacaklar:

1. Adım: Port bildirimlerini değiştirin

input a, b ifadesini reg a, b olarak değiştirin (noktalı virgülü kullanın)
output sum, carry ifadesini wire sum, carry olarak değiştirin (noktalı virgülü kullanın)
Modül portlarını tamamen kaldırın (modülde ( ) bulunmamalıdır)

2. Adım: Test kodunu ekleyin

Bir initial begin bloğu ekleyin
Bloğun içine şunları ekleyin:

$display("a b | sum carry"); 
a = 0; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 0; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry);

Testi sonlandırmak için $finish; ekleyin
initial bloğunu kapatmak için end ekleyin

Kendin dene

module half_adder (
  input a,
  input b,
  
  output sum,
  output carry
);
  assign sum = a ^ b;
  assign carry = a & b;
  
endmodule

Temeller bölümündeki tüm dersler

2Data Types

Wire Type Reg Type Integer And Real Vectors Arrays Parameters Recap - Declare Signals

5Operators Part 2

Logical Operators Reduction Operators Shift Operators Concatenation Operator Conditional Operator Recap - Operator Challenge

8Half Adder Project

Writing The Module Designing The Logic

Writing The Testbench Proje dersi

11Loops

For Loop While Loop Repeat Loop Forever Loop Disable Statement Recap - Loop Patterns

14Testbench Basics

What Is A Testbench Creating Stimulus Display And Monitor Dumpfile And Dumpvars Using System Tasks Recap - Full Testbench

17UART

Bit counter State Machine

Transmitter Design

Testbench

Kendi başına pratik yap: Online Verilog derleyicisi