Testbench Yazma

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 45 / 90.

Görev

Şimdi yarım toplayıcının (half adder) doğru çalışıp çalışmadığını test etmemiz gerekiyor. Test kodunu initial bloğunun içine ekleyin.

Önemli: Testi eklemeden önce, testin düzgün çalışabilmesi için modül portlarını değiştirmeniz gerekir.

Ne yapmalı:

Adım 1: Port bildirimlerini değiştirin

input a, b ifadesini reg a, b olarak değiştirin (noktalı virgül kullanın)
output sum, carry ifadesini wire sum, carry olarak değiştirin (noktalı virgül kullanın)
Modül portlarını tamamen kaldırın (modülün ( ) parantezleri olmamalıdır)

Adım 2: Test kodunu ekleyin

Bir initial begin bloğu ekleyin
Bloğun içine şunları ekleyin:

$display("a b | sum carry"); 
a = 0; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 0; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry);

Testi sonlandırmak için $finish; ekleyin
Initial bloğunu kapatmak için end ekleyin

Kendin dene

module half_adder (
  input a,
  input b,
  
  output sum,
  output carry
);
  assign sum = a ^ b;
  assign carry = a & b;
  
endmodule

Temeller bölümündeki tüm dersler

2Veri Tipleri

Wire Tipi Reg Tipi Integer ve Real Vektörler Diziler Parametreler Özet - Sinyal Tanımlama

5Operatörler Bölüm 2

Mantıksal Operatörler İndirgeme Operatörleri Kaydırma Operatörleri Birleştirme Operatörü Koşullu Operatör Özet - Operatör Meydan Okuması

8Yarım Toplayıcı Projesi

Modülü Yazma Mantığı Tasarlama

Testbench Yazma Proje dersi

11Döngüler

For Döngüsü While Döngüsü Repeat Döngüsü Sonsuz Döngü Devre Dışı Bırakma İfadesi Özet - Döngü Kalıpları

14Testbench Temelleri

Testbench Nedir?Stimulus Oluşturma Display ve Monitor Dumpfile ve Dumpvars Sistem Görevlerini Kullanma Özet - Tam Testbench

17UART

Bit Sayacı Durum Makinesi

Verici Tasarımı

Testbench