Testbench Yazma

Coddy'nin Verilog Journey'sinin Temel Bilgiler bölümünün bir parçası. Ders 45 / 90.

Görev

Şimdi yarım toplayıcının doğru çalışıp çalışmadığını test etmemiz gerekiyor. Test kodunu initial bloğunun içine ekleyin.

Önemli: Testi eklemeden önce, testin düzgün çalışabilmesi için modül portlarını değiştirmeniz gerekir.

Yapılacaklar:

1. Adım: Port bildirimlerini değiştirin

input a, b ifadesini reg a, b olarak değiştirin (noktalı virgülü kullanın)
output sum, carry ifadesini wire sum, carry olarak değiştirin (noktalı virgülü kullanın)
Modül portlarını tamamen kaldırın (modülde ( ) bulunmamalıdır)

2. Adım: Test kodunu ekleyin

initial begin bloğu ekleyin
Bloğun içine şunları ekleyin:

$display("a b | sum carry"); 
a = 0; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 0; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry);

Testi sonlandırmak için $finish; ekleyin
initial bloğunu kapatmak için end ekleyin

Kendin dene

module half_adder (
  input a,
  input b,
  
  output sum,
  output carry
);
  assign sum = a ^ b;
  assign carry = a & b;
  
endmodule

Temel Bilgiler bölümündeki tüm dersler

2Veri Türleri

Wire Türü Reg Türü Tamsayı ve Gerçel Vektörler Diziler Parametreler Özet - Sinyalleri Tanımlama

5Operatörler Bölüm 2

Mantıksal Operatörler İndirgeme Operatörleri Kaydırma Operatörleri Birleştirme Operatörü Koşullu Operatör Tekrar - Operatör Meydan Okuması

8Yarım Toplayıcı Projesi

Modülü Yazma Mantığı Tasarlama

Testbench Yazma Proje dersi

11Döngüler

For Döngüsü While Döngüsü Tekrar Döngüsü Sonsuz Döngü Devre Dışı Bırakma İfadesi Tekrar - Döngü Kalıpları

14Testbench Temelleri

Testbench Nedir Uyarıcı Oluşturma Görüntüleme ve İzleme Dumpfile ve Dumpvars System Task'lerini Kullanma Tekrar - Tam Testbench

17UART

Bit sayacı Durum makinesi

Verici tasarımı

Testbench

Kendi başına pratik yap: Online Verilog derleyicisi