Forever Loop

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası. Ders 61 / 90.

forever sürekli olarak, sonsuza kadar bir kod bloğunu repeats. Kendi kendine asla durmaz.

Bir forever döngüsü, end olmadan tekrar tekrar çalışır. Testbench'lerde saatler ve diğer sürekli sinyalleri oluşturmak için kullanışlıdır.

Sözdizimi:

forever begin
  // Sonsuza kadar tekrar eden kod
end

Basit Örnek

forever begin
  $display("This prints forever");
end

Bu, sonsuza kadar yazdırır ve simülasyonunuzu çökertebilir. Her zaman bir gecikme veya durdurma koşulu ekleyin.

Saat Üretme (Yaygın Kullanım)

forever ifadesinin en yaygın kullanımı bir saat üretmektir:

initial begin
  clk = 0;
  forever begin
    #5 clk = ~clk;   // Her 5 zaman biriminde tersine çevir
  end
end

Bu, tüm simülasyon boyunca çalışan bir saat oluşturur.

Disable ile Forever

Bir forever döngüsünü disable ifadesini kullanarak durdurabilirsin:

initial begin : clock_gen   // İsim buraya eklendi
  clk = 0;
  forever begin
    #5 clk = ~clk;
  end
end

initial begin
  #100;
  disable clock_gen;   // Şimdi bu çalışıyor
end

forever ve Diğer loop'lar

loop	Durur mu?	Ne Zaman Kullanılır
`for`	Evet (sabit yineleme sayısından sonra)	Bilinen sayıda repeats
`while`	Evet (koşul false olduğunda)	Bilinmeyen durma koşulu
`repeat`	Evet (sabit yineleme sayısından sonra)	Bilinen sayıda repeats
`forever`	Hayır (asla)	Sürekli sinyaller (clock)

Önemli Kurallar

Kural	Açıklama
Bir gecikme içermelidir	`#10` veya `@(posedge clk)`
Gecikme olmadan simülasyon takılır	Zaman ilerlemesi olmayan sonsuz loop
Durdurmak için `disable` ile kullanın	Aksi hâlde simülasyon asla sona ermez
En iyi testbench'lerde kullanılır	Sentezlenebilir değildir

Görev

Yapılacaklar:

Her 10 time units'te bir değişen bir saat oluşturmak için eksik forever döngüsünü Add.

Kendin dene

module forever_challenge;
  reg clk;
  
  initial begin
    clk = 0;
    // TODO: clk'i her 10 zaman biriminde değiştirmek için forever döngüsü ekle
  end
endmodule