Sonsuz Döngü
Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 61 / 90.
forever döngüsü bir kod bloğunu sürekli olarak, sonsuza kadar tekrarlar. Kendi kendine asla durmaz.
forever döngüsü sonu olmadan sürekli olarak yürütülür. Testbench'lerde saat sinyalleri ve diğer sürekli sinyalleri üretmek için kullanışlıdır.Sözdizimi:
forever begin
// Sonsuza kadar tekrar eden kod
endBasit Örnek
forever begin
$display("This prints forever");
endBu durum sonsuza kadar yazdıracak ve simülasyonunuzu çökertecektir. Her zaman bir gecikme veya bir durdurma koşulu ekleyin.
Saat Sinyali Oluşturma (Yaygın Kullanım)
forever döngüsünün en yaygın kullanımı bir saat sinyali (clock) üretmektir:
initial begin
clk = 0;
forever begin
#5 clk = ~clk; // Her 5 zaman biriminde değiştir
end
endBu, tüm simülasyon boyunca çalışan bir `clk` oluşturur.
Disable ile Forever
Bir forever döngüsünü disable ifadesi kullanarak durdurabilirsiniz:
initial begin : clock_gen // İsim burada eklendi
clk = 0;
forever begin
#5 clk = ~clk;
end
endinitial begin
#100;
disable clock_gen; // Şimdi bu çalışıyor
endForever vs Diğer Loops
| Loop | Durur mu? | Ne Zaman Kullanılır |
|---|---|---|
for | Evet (sabit yinelemeden sonra) | Bilinen repeats sayısı |
while | Evet (koşul yanlış olduğunda) | Bilinmeyen durma koşulu |
repeat | Evet (sabit yinelemeden sonra) | Bilinen repeats sayısı |
forever | Hayır (asla) | Sürekli sinyaller (clock) |
Önemli Kurallar
| Kural | Açıklama |
|---|---|
| Bir gecikme içermelidir | #10 veya @(posedge clk) |
| Gecikme olmadan simülasyon kilitlenir | Zaman ilerlemesi olmayan sonsuz döngü |
Durdurmak için disable ile kullanın | Aksi takdirde simülasyon asla sona ermez |
| En iyi testbench'lerde kullanılır | Sentezlenemez |
Görev
Ne yapılmalı:
Her 10 zaman biriminde bir durum değiştiren bir saat sinyali üretmek için eksik olan forever döngüsünü ekleyin.
Kendin dene
module forever_challenge;
reg clk;
initial begin
clk = 0;
// TODO: clk'yi her 10 zaman biriminde değiştirmek için forever döngüsü ekle
end
endmoduleBu ders kısa bir quiz içerir. Soruları yanıtlamak ve ilerlemeni kaydetmek için derse başla.
Temeller bölümündeki tüm dersler
4Operatörler Bölüm 1
Aritmetik OperatörlerModül OperatörüKarşılaştırma OperatörleriÖzet - Basit MatematikBitsel Operatörler7Atama ve Kapılar
Sürekli AtamaOperatörlerle AtamaYerleşik Kapı PrimitifleriAND OR NOT KapılarıXOR XNOR KapılarıÖzet - Mantık Kapısı Devresi10Karar Yapıları
If İfadesiIf - ElseÖzet - Basit KarşılaştırıcıCase İfadesiCasex ve CasezÖzet - ALU Tasarımı5Operatörler Bölüm 2
Mantıksal Operatörlerİndirgeme OperatörleriKaydırma OperatörleriBirleştirme OperatörüKoşullu OperatörÖzet - Operatör Meydan Okuması11Döngüler
For DöngüsüWhile DöngüsüRepeat DöngüsüSonsuz DöngüDevre Dışı Bırakma İfadesiÖzet - Döngü Kalıpları3Sayı Sistemleri
İkilik GösterimBoyutlandırılmış SayılarBoyutlandırılmamış SayılarNegatif SayılarÖzel Değerler X ve ZÖzet - Sayı Formatları6Modüller
Modül YapısıGiriş ve Çıkış PortlarıInout PortlarıModül Örneklendirmeİsme Göre Port EşlemeSıraya Göre Port EşlemeÖzet - Bir Modül Oluşturun9Prosedürel Bloklar
Always BloğuInitial BloğuDuyarlılık ListesiEngelleyici AtamaEngelleyici Olmayan AtamaÖzet - Always vs Initial15Trafik Işığı Kontrolcüsü
Durumları TanımlamaDurum Makinesi Mantığı