Mantığı Tasarlama
Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 44 / 90.
Görev
Mantığı tasarlamak, doğruluk tablosuna dayanarak devrenin hangi denklemlere ihtiyaç duyduğunu belirlemek anlamına gelir.
Doğruluk Tablosu:
| a | b | sum | carry |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
Adım 2: sum için deseni bulun
- a=0,b=1 veya a=1,b=0 olduğunda sum = 1
- a ve b farklı olduğunda sum = 1
- Farklı = XOR →
sum = a ^ b
Adım 3: carry için deseni bulun
- Sadece a=1 ve b=1 olduğunda carry = 1
- Her ikisi = AND →
carry = a & b
Adım 4: Denklemleri yazın
sum = a ^ b
carry = a & b
Ne yapmalı:
Göreviniz, modülün içine eksik mantık denklemlerini eklemektir.
1. sum için bir assign ifadesi ekleyin (a XOR b)
2. carry için bir assign ifadesi ekleyin (a AND b)
Kendin dene
module half_adder (
input a,
input b,
output sum,
output carry
);
endmoduleTemeller bölümündeki tüm dersler
4Operatörler Bölüm 1
Aritmetik OperatörlerModül OperatörüKarşılaştırma OperatörleriÖzet - Basit MatematikBitsel Operatörler7Atama ve Kapılar
Sürekli AtamaOperatörlerle AtamaYerleşik Kapı PrimitifleriAND OR NOT KapılarıXOR XNOR KapılarıÖzet - Mantık Kapısı Devresi10Karar Yapıları
If İfadesiIf - ElseÖzet - Basit KarşılaştırıcıCase İfadesiCasex ve CasezÖzet - ALU Tasarımı5Operatörler Bölüm 2
Mantıksal Operatörlerİndirgeme OperatörleriKaydırma OperatörleriBirleştirme OperatörüKoşullu OperatörÖzet - Operatör Meydan Okuması11Döngüler
For DöngüsüWhile DöngüsüRepeat DöngüsüSonsuz DöngüDevre Dışı Bırakma İfadesiÖzet - Döngü Kalıpları3Sayı Sistemleri
İkilik GösterimBoyutlandırılmış SayılarBoyutlandırılmamış SayılarNegatif SayılarÖzel Değerler X ve ZÖzet - Sayı Formatları6Modüller
Modül YapısıGiriş ve Çıkış PortlarıInout PortlarıModül Örneklendirmeİsme Göre Port EşlemeSıraya Göre Port EşlemeÖzet - Bir Modül Oluşturun9Prosedürel Bloklar
Always BloğuInitial BloğuDuyarlılık ListesiEngelleyici AtamaEngelleyici Olmayan AtamaÖzet - Always vs Initial15Trafik Işığı Kontrolcüsü
Durumları TanımlamaDurum Makinesi Mantığı
Geçişleri ZamanlamaTestbench YazmaÇıktıyı Doğrulama