Mantığı Tasarlama
Coddy'nin Verilog Journey'sinin Temel Bilgiler bölümünün bir parçası. Ders 44 / 90.
Görev
Mantığı tasarlamak, doğruluk tablosuna göre devrenin hangi denklemlere ihtiyaç duyduğunu belirlemek anlamına gelir.
Doğruluk Tablosu:
| a | b | sum | carry |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
Adım 2: sum için örüntüyü bulma
- sum = 1, a=0,b=1 veya a=1,b=0 olduğunda
- sum = 1, a ve b farklı olduğunda
- Farklı = XOR →
sum = a ^ b
Adım 3: carry için örüntüyü bulma
- carry = 1 yalnızca a=1 ve b=1 olduğunda
- Her ikisi = AND →
carry = a & b
Adım 4: Denklemleri yazma
sum = a ^ b
carry = a & b
Yapılacaklar:
Görevin, eksik mantık denklemlerini modülün içine eklemektir.
1. sum (a XOR b) için bir assign ifadesi ekle
2. carry (a AND b) için bir assign ifadesi ekle
Kendin dene
module half_adder (
input a,
input b,
output sum,
output carry
);
endmoduleTemel Bilgiler bölümündeki tüm dersler
4Operatörler Bölüm 1
Aritmetik OperatörlerMod Alma OperatörüKarşılaştırma OperatörleriTekrar - Basit MatematikBit Düzeyi Operatörleri7Atama ve Kapılar
Sürekli AtamaOperatörlerle AtamaYerleşik Kapı PrimitifleriAND, OR ve NOT KapılarıXOR ve XNOR KapılarıÖzet - Mantık Kapısı Devresi10Karar Verme
If İfadesiIf - ElseTekrar - Basit KarşılaştırıcıCase İfadesiCasex ve CasezTekrar - ALU Tasarımı2Veri Türleri
Wire TürüReg TürüTamsayı ve GerçelVektörlerDizilerParametrelerÖzet - Sinyalleri Tanımlama5Operatörler Bölüm 2
Mantıksal Operatörlerİndirgeme OperatörleriKaydırma OperatörleriBirleştirme OperatörüKoşullu OperatörTekrar - Operatör Meydan Okuması11Döngüler
For DöngüsüWhile DöngüsüTekrar DöngüsüSonsuz DöngüDevre Dışı Bırakma İfadesiTekrar - Döngü Kalıpları3Sayı Sistemi
İkili GösterimBoyutlu SayılarBoyutsuz SayılarNegatif SayılarÖzel X ve Z DeğerleriTekrar - Sayı Biçimleri6Modüller
Modül YapısıGiriş ve Çıkış PortlarıÇift Yönlü PortlarModül ÖrneklendirmeAda Göre Port EşlemeSıraya Göre Port EşlemeTekrar - Bir Modül Oluşturma9Prosedürel Bloklar
Always BloğuInitial BloğuDuyarlılık ListesiBloklayıcı AtamaBloklamayan AtamaTekrar - Always ve Initial Karşılaştırması15Trafik Işığı Denetleyicisi
Durumları TanımlamaDurum Makinesi Mantığı
Geçişleri ZamanlamaTestbench YazmaÇıktıyı DoğrulamaKendi başına pratik yap: Online Verilog derleyicisi