Sized Numbers
Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası. Ders 14 / 90.
Verilog'da belirli bir boyuta sahip bir sayı tanımlamanın bir yolu vardır. Buna boyutlandırılmış sayı denir. Bu, sayınızın kaç bit içerdiği konusundaki karışıklığı önlediği ve donanımınızın tam olarak beklendiği gibi çalışmasını sağladığı için kullanışlıdır.
Boyutlandırılmış bir sayı şu biçimi izler: [bits]'[format][value]
<strong>bits</strong>: bit sayısı (örneğin,8)<strong>'</strong>: boyutu biçimden ayıran kesme işareti (gerekli)
<strong>format</strong>: sayının tabanı: ikili içinb, ondalık içind, onaltılık içinhveya sekizlik içino<strong>value</strong>: gerçek sayı (örneğin,1010)
Örneğin:
4'b1010: 4 bits, binary 1010 (decimal 10)8'd255: 8 bits, decimal 255 (binary 11111111)16'hFF: 16 bits, hex FF (binary 0000000011111111)3'b1: 3 bits, binary 001 (soldaki bits sıfırlarla doldurulur)
Kod Örneği:
reg [7:0] data;
data = 8'b10101010; // 8 bits, binary 10101010
data = 8'd170; // 8 bit, ondalık 170
data = 8'hAA; // 8 bits, hex AAHer üç örnek de data değişkenine aynı değeri atar.
Boyut Neden Önemlidir
Boyut olmadan:
reg [7:0] data;
data = 1; // Bu ne anlama geliyor? 1 bit? 8 bit?Verilog, küçük sayıların varsayılan olarak 32 bit olduğunu varsayar; bu da sorunlara yol açabilir.
Boyutla:
reg [7:0] data;
data = 8'b00000001; // Clear: 8-bit value 1Sıfır Dolgusu
Daha büyük bir vektöre daha küçük bir değer atadığınızda Verilog, sol bitleri sıfırlarla doldurur:
reg [7:0] data;
data = 4'b1010; // Becomes 8'b00001010Görev
Doğru boyutlandırılmış sayıları yazarak kodu tamamla.
What yapılmalı:
adeğerini decimal 170 için 8-bit binary bir sayı olarak ayarla (binary 10101010)bdeğerini decimal 12 için 4-bit binary bir sayı olarak ayarla (binary 1100)cdeğerini decimal 255 için 16-bit hex bir sayı olarak ayarla (hex FF)
Kendin dene
module sized_challenge;
reg [7:0] a;
reg [3:0] b;
reg [15:0] c;
initial begin
a = ______; // 170 için 8-bit ikili (10101010)
b = ______; // 12 için 4-bit ikili (1100)
c = ______; // 255 için 16-bit hex (FF)
$display("a = %b", a);
$display("b = %b", b);
$display("c = %h", c);
$finish;
end
endmoduleBu ders kısa bir quiz içerir. Soruları yanıtlamak ve ilerlemeni kaydetmek için derse başla.
Temeller bölümündeki tüm dersler
4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicKendi başına pratik yap: Online Verilog derleyicisi