Recap - Timing Control

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası. Ders 72 / 90.

Görev

Bu challenge, delay, gate delay, assignment delay, timescale ve clock generation konularını anlayışını sınar.

Yapılacaklar:

Add bir timescale directive ile 1ns / 1ps
Generate bir clock; toggles every 5 time units
3 time unit gate delay içeren bir AND gate Add
Bir assignment delay kullanarak a değerini b'ye after 2 time units assign et (Read a immediately)

Kendin dene

// TODO: Timescale direktifi ekle (1ns / 1ps)


module timing_challenge;
  reg clk;
  reg a, b;
  wire out;
  
  initial begin
    clk = 0;
  end
  
  // TODO: Her 5 zaman biriminde toggle eden clock oluştur
  
  
  // TODO: 3 zaman birimi gecikmeli AND kapısı ekle (girişler a, b, çıkış out)
  
  
  initial begin
    $monitor("Time %0t: clk=%b, a=%b, b=%b, out=%b", $time, clk, a, b, out);
    
    a = 1;
    
    // TODO: a'yı 2 zaman birimi sonra b'ye atamak için atama gecikmesi kullan
    // a'yı şimdi oku, 2 zaman birimi sonra b'ye ata
    
    
    #20;
    $finish;
  end
endmodule