Kod Çözücü Tasarımı
Coddy'nin Verilog Journey'sinin Temel Bilgiler bölümünün bir parçası. Ders 85 / 90.
Görev
Bir kod çözücü, giriş olarak ikili bir sayı alır ve bu sayıya göre tam olarak bir çıkışı etkinleştirir. Etkinleşen çıkışa "one-hot" adı verilir; çünkü yalnızca bir bit sıcaktır (1) ve diğerlerinin tümü soğuktur (0).
Doğruluk Tablosu (2'den 4'e Kod Çözücü)
| Giriş (in) | out0 | out1 | out2 | out3 |
|---|---|---|---|---|
| 00 | 1 | 0 | 0 | 0 |
| 01 | 0 | 1 | 0 | 0 |
| 10 | 0 | 0 | 1 | 0 |
| 11 | 0 | 0 | 0 | 1 |
Modül Arayüzü
| Bağlantı noktası | Yön | Genişlik | Açıklama |
|---|---|---|---|
in | giriş | 2 bit | İkili giriş (0 ile 3 arası) |
out0 | çıkış | 1 bit | in = 00 olduğunda etkin |
out1 | çıkış | 1 bit | in = 01 olduğunda etkin |
out2 | çıkış | 1 bit | in = 10 olduğunda etkin |
out3 | çıkış | 1 bit | in = 11 olduğunda etkin |
Aşağıdaki modülü bir case ifadesi kullanarak tamamlaman gerekiyor.
Yapılacaklar:
in = 2'b00olduğundaout0 = 1, diğerlerinin tümü 0in = 2'b01olduğundaout1 = 1, diğerlerinin tümü 0in = 2'b10olduğundaout2 = 1, diğerlerinin tümü 0in = 2'b11olduğundaout3 = 1, diğerlerinin tümü 0
Kendin dene
module decoder (
input [1:0] in,
output reg out0,
output reg out1,
output reg out2,
output reg out3
);
// TODO: always @(*) bloğunu case (in) ile ekle
// 2'b00: out0=1, diğerleri 0
// 2'b01: out1=1, diğerleri 0
// 2'b10: out2=1, diğerleri 0
// 2'b11: out3=1, diğerleri 0
endmoduleTemel Bilgiler bölümündeki tüm dersler
4Operatörler Bölüm 1
Aritmetik OperatörlerMod Alma OperatörüKarşılaştırma OperatörleriTekrar - Basit MatematikBit Düzeyi Operatörleri7Atama ve Kapılar
Sürekli AtamaOperatörlerle AtamaYerleşik Kapı PrimitifleriAND, OR ve NOT KapılarıXOR ve XNOR KapılarıÖzet - Mantık Kapısı Devresi10Karar Verme
If İfadesiIf - ElseTekrar - Basit KarşılaştırıcıCase İfadesiCasex ve CasezTekrar - ALU Tasarımı2Veri Türleri
Wire TürüReg TürüTamsayı ve GerçelVektörlerDizilerParametrelerÖzet - Sinyalleri Tanımlama5Operatörler Bölüm 2
Mantıksal Operatörlerİndirgeme OperatörleriKaydırma OperatörleriBirleştirme OperatörüKoşullu OperatörTekrar - Operatör Meydan Okuması11Döngüler
For DöngüsüWhile DöngüsüTekrar DöngüsüSonsuz DöngüDevre Dışı Bırakma İfadesiTekrar - Döngü Kalıpları3Sayı Sistemi
İkili GösterimBoyutlu SayılarBoyutsuz SayılarNegatif SayılarÖzel X ve Z DeğerleriTekrar - Sayı Biçimleri6Modüller
Modül YapısıGiriş ve Çıkış PortlarıÇift Yönlü PortlarModül ÖrneklendirmeAda Göre Port EşlemeSıraya Göre Port EşlemeTekrar - Bir Modül Oluşturma9Prosedürel Bloklar
Always BloğuInitial BloğuDuyarlılık ListesiBloklayıcı AtamaBloklamayan AtamaTekrar - Always ve Initial Karşılaştırması15Trafik Işığı Denetleyicisi
Durumları TanımlamaDurum Makinesi MantığıKendi başına pratik yap: Online Verilog derleyicisi