Duyarlılık Listesi

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 48 / 90.

Duyarlılık listesi (sensitivity list), always bloğuna ne zaman çalışacağını söyler. @ sembolünden sonra parantez içine yazılır.

Duyarlılık listesi, always bloğunu tetikleyen bir dizi sinyal veya olaydır. Listedeki herhangi bir sinyal değiştiğinde, blok yürütülür.

Sözdizimi:

always @(sensitivity_list) begin
  // Kod, listedeki sinyaller değiştiğinde çalışır
end

Duyarlılık Listesi Türleri

Tür	Sözdizimi	Blok Ne Zaman Çalışır
Tüm sinyaller (kombinasyonel)	`always @(*)`	İçerideki herhangi bir sinyal değiştiğinde
Belirli sinyaller	`always @(a or b)`	`a` veya `b` değiştiğinde
Kenar tetiklemeli (ardışıl)	`always @(posedge clk)`	Saatin yükselen kenarında
Birden fazla kenar	`always @(posedge clk or posedge reset)`	Saat kenarında veya sıfırlama (reset) kenarında

Seçenek 1: Tüm Sinyaller `(*)`

Kombinasyonel mantık için en güvenli ve en yaygın olanıdır.

always @(*) begin
  out = a & b;   // a veya b değiştiğinde çalışır
end

* karakteri, blok içinde okunan tüm sinyalleri otomatik olarak dahil eder.

Seçenek 2: Belirli Sinyaller

always @(a or b) begin
  out = a & b;   // a veya b değiştiğinde çalışır
end

Bir sinyali unutursanız, bir latch (istenmeyen bellek) oluşur.

Seçenek 3: Kenar Tetikleme (posedge)

always @(posedge clk) begin
  q <= d;        // Saatin yükselen kenarında çalışır
end

Yükselen kenar için posedge, düşen kenar için negedge kullanın.

Seçenek 4: Çoklu Kenarlar

always @(posedge clk or posedge reset) begin
  if (reset)
    q <= 0;
  else
    q <= d;
end

Saat kenarında veya reset kenarında çalışır.

Yaygın Hatalar

Hata	Neden Yanlış
`always @(a or b or c)` ancak `d` kullanıyor	`d` eksik → latch
`always @(posedge clk or reset)`	reset için `posedge` eksik
`always @(clk)`	Flip-floplar için `posedge clk` kullanılmalı

Görev

Yapılacaklar:

Bu flip-flop'un çalışması için doğru duyarlılık listesini ekleyin. Blok, clk sinyalinin yükselen kenarında çalışmalıdır.

Kopya kağıdı

Duyarlılık listesi @ işaretini takip eder ve bir always bloğunun ne zaman yürütüleceğini tanımlar:

always @(sensitivity_list) begin
  // listelenen sinyaller değiştiğinde yürütülür
end

Tür	Sözdizimi	Tetiklenme zamanı
Tüm sinyaller	`always @(*)`	Okunan herhangi bir sinyal değiştiğinde
Belirli sinyaller	`always @(a or b)`	`a` veya `b` değiştiğinde
Yükselen kenar	`always @(posedge clk)`	`clk`'un yükselen kenarı
Birden fazla kenar	`always @(posedge clk or posedge reset)`	Her iki kenardan biri tetiklendiğinde

Kombinasyonel mantık için @(*) kullanın; ardışık mantık için posedge/negedge kullanın:

// Kombinasyonel
always @(*) begin
  out = a & b;
end

// Ardışık (asenkron sıfırlamalı flip-flop)
always @(posedge clk or posedge reset) begin
  if (reset) q <= 0;
  else       q <= d;
end

Yaygın hatalar: belirli bir listede bir sinyalin eksik olması latch oluşmasına neden olur; flip-floplar için always @(posedge clk) yerine always @(clk) yazmak; çoklu kenar listesinde reset'ten önce posedge'i atlamak.

Kendin dene

module flipflop (
  input clk,
  input d,
  output reg q
);
  
  always @(______) begin
    q <= d;
  end

endmodule

Kendini test et

Bu ders kısa bir quiz içerir. Soruları yanıtlamak ve ilerlemeni kaydetmek için derse başla.

Temeller bölümündeki tüm dersler

3Sayı Sistemleri

İkilik Gösterim Boyutlandırılmış Sayılar Boyutlandırılmamış Sayılar Negatif Sayılar Özel Değerler X ve Z Özet - Sayı Formatları

6Modüller

Modül Yapısı Giriş ve Çıkış Portları Inout Portları Modül Örneklendirme İsme Göre Port Eşleme Sıraya Göre Port Eşleme Özet - Bir Modül Oluşturun

9Prosedürel Bloklar

Always Bloğu Initial BloğuDuyarlılık ListesiEngelleyici Atama Engelleyici Olmayan Atama Özet - Always vs Initial

12Multiplexer Projesi

2'ye 1 Mux Tasarımı 4'e 1 Mux Tasarımı

Case İfadesi Kullanımı

15Trafik Işığı Kontrolcüsü

Durumları Tanımlama Durum Makinesi Mantığı

Geçişleri Zamanlama

Testbench Yazma

Çıktıyı Doğrulama