Sensitivity List

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası. Ders 48 / 90.

Duyarlılık listesi, always bloğuna ne zaman çalıştırılacağını bildirir. @ sembolünden sonra parantezlerin içinde yazılır.

Duyarlılık list, always bloğunu tetikleyen signals veya olaylar kümesidir. when list içindeki herhangi bir signals changes, blok executes.

Sözdizimi:

always @(sensitivity_list) begin
  // Kod, listedeki sinyaller değiştiğinde çalışır
end

Tür	Sözdizimi	when Block executes
Tüm signals (kombinasyonel)	`always @(*)`	İçerideki herhangi bir signals changes
Belirli signals	`always @(a or b)`	`a` veya `b` changes olduğunda
Edge tetikleyici (Sequential)	`always @(posedge clk)`	clock'un rising edge'inde
Birden çok edge	`always @(posedge clk or posedge reset)`	clock edge'i veya reset edge'inde

Kombinasyonel mantık için en güvenli ve en yaygın olanıdır.

always @(*) begin
  out = a & b;   // a veya b değiştiğinde çalışır
end

*, blokta okunan tüm signals öğelerini otomatik olarak içerir.

always @(a or b) begin
  out = a & b;   // a veya b değiştiğinde çalışır
end

Bir sinyali unutursanız, o sinyal değiştiğinde simülasyonda output güncellenmez; bu nedenle simülasyon artık sentezlenmiş donanımla eşleşmez.

always @(posedge clk) begin
  q <= d;        // Saatin yükselen kenarında çalışır
end

Yükselen kenar için posedge, düşen kenar için negedge kullanın.

always @(posedge clk or posedge reset) begin
  if (reset)
    q <= 0;
  else
    q <= d;
end

Runs, clock edge veya reset edge üzerinde çalışır.

Hata	Neden Yanlış
`always @(a or b or c)` kullanılır, ancak `d` kullanılır	`d` eksik → simülasyonda output güncelliğini yitirir (sim/synth uyumsuzluğu)
`always @(posedge clk or reset)`	reset için `posedge` eksik
`always @(clk)`	flip-flop'lar için `posedge clk` kullanılmalı

Görev

Yapılacaklar:

Bu flip-flop'un çalışmasını sağlamak için doğru duyarlılık listesini ekle. Blok, clk sinyalinin rising kenarında çalışmalıdır.

Kendin dene

module flipflop (
  input clk,
  input d,
  output reg q
);
  
  always @(______) begin
    q <= d;
  end

endmodule

Kendini test et

Bu ders kısa bir quiz içerir. Soruları yanıtlamak ve ilerlemeni kaydetmek için derse başla.

Temeller bölümündeki tüm dersler

3Number System

6Modules

9Procedural Blocks

12Multiplexer Project

15Traffic Light Controller

Kendi başına pratik yap: Online Verilog derleyicisi