Yerleşik Kapı Primitifleri

Verilog, mantık devrelerini gerçek kapı sembollerini kullanarak tanımlamanıza olanak tanıyan yerleşik kapı primitiflerine sahiptir. Buna yapısal modelleme denir — tıpkı bir şema çizmek gibi, kapıları birbirine bağlayarak devreler oluşturursunuz.

Kapı temel bileşenleri (gate primitives), temel mantık kapılarını modelleyen önceden tanımlanmış anahtar kelimelerdir. assign out = a & b gibi bir ifade yazmak yerine, bir kapı örneklersiniz:

and(out, a, b);   // out çıkışlı, a ve b girişli AND kapısı

Genel Sözdizimi

gate_type (output, input1, input2, ...);

• İlk argüman her zaman çıktıdır
• Sonraki argümanlar girdilerdir (kapıya bağlı olarak 1 veya daha fazla)

Kullanılabilir Kapı Temelleri (Gate Primitives)

Geçit Primitifleri Nasıl Çalışır?

and(out, a, b) yazdığınızda, Verilog out çıkışını sürekli olarak a & b sonucuyla besleyen bir AND geçidi oluşturur. a veya b ne zaman değişirse, out hemen güncellenir — tıpkı gerçek bir geçit gibi.

Kapı Primitifleri ve Sürekli Atama

Her iki yöntem de aynı donanımı üretir:

// Kapı primitifi
and(out, a, b);

// Sürekli atama (aynı sonuç)
assign out = a & b;

Kapı primitifleri, bir devreyi bir kapı koleksiyonu (yapısal stil) olarak tanımlamak istediğinizde kullanışlıdır. Sürekli atama, davranışsal stil (ifadeler) için daha iyidir.