Yerleşik Kapı Primitifleri

Verilog, mantık devrelerini gerçek mantık kapısı sembollerini kullanarak tanımlamanıza olanak tanıyan yerleşik gate primitives yapılarına sahiptir. Buna structural modeling denir — tıpkı bir şematik çizermiş gibi, kapıları birbirine bağlayarak devreler oluşturursunuz.

Kapı (gate) ilkselleri (primitives), temel mantık kapılarını modelleyen önceden tanımlanmış anahtar sözcüklerdir. assign out = a & b gibi bir ifade yazmak yerine, bir kapı (gate) örneklersiniz:

and(out, a, b);   // çıkışı out, girişleri a ve b olan AND kapısı

Genel Sözdizimi

gate_type (output, input1, input2, ...);

• İlk bağımsız değişken her zaman output'tur
• Sonraki bağımsız değişkenler inputs'tur (kapıya bağlı olarak 1 veya daha fazla)

Kullanılabilir Mantık Kapısı İlkselleri (Gate Primitives)

Kapı İlkel Öğelerinin (Gate Primitives) Çalışma Şekli

and(out, a, b) yazdığınızda, Verilog a & b işleminin sonucuyla out çıkışını sürekli olarak süren bir AND kapısı oluşturur. a veya b her değiştiğinde, out tıpkı gerçek bir kapı gibi anında güncellenir.

Gate Primitives vs Continuous Assignment

Her iki yöntem de aynı donanımı üretir:

// Kapı primitif
and(out, a, b);

// Sürekli atama (aynı sonuç)
assign out = a & b;

Gate primitive'leri, bir devreyi bir gate koleksiyonu (structural tarz) olarak tanımlamak istediğinizde kullanışlıdır. Continuous assignment ise behavioral style (ifadeler) için daha iyidir.