Built In Gate Primitives

Verilog, gerçek kapı sembollerini kullanarak mantık devrelerini tanımlamanı sağlayan yerleşik gate primitive'lerine sahiptir. Buna structural modelleme denir. Tıpkı bir şema çizer gibi, gate'leri bağlayarak devreler oluşturursun.

Gate primitive'leri, temel mantık kapılarını modelleyen önceden tanımlanmış anahtar kelimelerdir. assign out = a & b gibi bir ifade yazmak yerine bir kapı örneği oluşturursun:

and(out, a, b);   // çıkışı out, girişleri a ve b olan AND kapısı

Genel Sözdizimi

gate_type (output, input1, input2, ...);

• İlk argüman her zaman output'tur
• Sonraki argümanlar inputs'tur (gate'e bağlı olarak 1 veya daha fazla)

Kullanılabilir Gate Primitifleri

Gate Primitives Nasıl Çalışır?

and(out, a, b) yazdığınızda Verilog, a & b sonucuyla out'u sürekli süren bir AND gate oluşturur. a veya b değiştiğinde, tıpkı gerçek bir gate gibi out hemen güncellenir.

Gate Primitives ve Continuous assignment

Her iki yöntem de same donanımı üretir:

// Kapı primitif
and(out, a, b);

// Sürekli atama (aynı sonuç)
assign out = a & b;

Gate ilkel öğeleri, bir devreyi bir gates koleksiyonu (structural stil) olarak tanımlamak istediğinizde kullanışlıdır. Continuous assignment, behavioral stil (ifadeler) için daha uygundur.