Yerleşik Kapı Primitifleri

Verilog, gerçek kapı sembollerini kullanarak mantık devrelerini tanımlamanı sağlayan yerleşik kapı ilkel öğelerine sahiptir. Buna yapısal modelleme denir. Tıpkı bir şema çizer gibi, kapıları birbirine bağlayarak devreler oluşturursun.

Kapı primitive'leri, temel mantık kapılarını modelleyen önceden tanımlanmış anahtar sözcüklerdir. assign out = a & b gibi bir ifade yazmak yerine bir kapı örneklendirirsiniz:

and(out, a, b);   // AND kapısı, çıkış out, girişler a ve b

Genel Sözdizimi

gate_type (output, input1, input2, ...);

• İlk argüman her zaman çıktıdır
• Sonraki argümanlar girdilerdir (kapıya bağlı olarak 1 veya daha fazla)

Kullanılabilir Mantık Kapıları

Kapı İlkel Yapıları Nasıl Çalışır

and(out, a, b) yazdığınızda Verilog, a & b sonucuyla out'u sürekli süren bir AND kapısı oluşturur. a veya b değiştiğinde, tıpkı gerçek bir kapı gibi out hemen güncellenir.

Kapı Primitifleri ve Sürekli Atama

Her iki yöntem de aynı donanımı üretir:

// Kapı primitif
and(out, a, b);

// Sürekli atama (aynı sonuç)
assign out = a & b;

Kapı ilkelleri, bir devreyi kapı koleksiyonu (yapısal stil) olarak tanımlamak istediğinizde kullanışlıdır. Sürekli atama, davranışsal stil (ifadeler) için daha uygundur.