2'ye 1 Mux Tasarımı
Coddy'nin Verilog Journey'sinin Temel Bilgiler bölümünün bir parçası. Ders 64 / 90.
Görev
Çoklayıcı (MUX), seçim sinyaline göre birkaç girdiden birini seçip tek bir çıktıya ileten dijital bir devredir. Bunu bir veri seçici gibi düşünebilirsin. Birden fazla girdi gelir ve hangisinin çıktıya gideceğini seçersin.
Bu projede, if-else ve case ifadelerini kullanarak farklı boyutlarda çoklayıcılar oluşturacaksın.
2'ye 1 Çoklayıcı
2'ye 1 çoklayıcı, en basit biçimdir. İki veri girdisi (in0 ve in1), bir seçim girdisi (sel) ve bir çıktısı (out) vardır. sel 0 olduğunda çıktı in0'ı izler. sel 1 olduğunda çıktı in1'i izler. Bunu bir always @(*) bloğu içinde if-else ifadesi kullanarak uygulayacaksın.
Örnek: in0 = 0, in1 = 1 ve sel = 1 ise out = 1 olur.
2'ye 1 çoklayıcı, seçim sinyaline göre iki girdiden birini seçer ve çıktıya iletir.
Doğruluk Tablosu
| sel | out |
|---|---|
| 0 | out = in0 |
| 1 | out = in1 |
sel 0 olduğunda çıktı in0'ı izler. sel 1 olduğunda çıktı in1'i izler.
Yapılacaklar:
-
mux2to1adında bir modül oluştur in0girdisini ekle (1 bit)in1girdisini ekle (1 bit)selgirdisini ekle (1 bit)outçıktısını ekle (1 bit,regtüründe)- Bir
always @(*)bloğu ekle - İçine bir
if-elseifadesi ekle:sel == 0iseout = in0değerini ata- Aksi durumda
out = in1değerini ata
endmoduleile kapat
Kendin dene
// Adım 1: mux2to1 adlı modülü oluştur
// Adım 2: in0 girdisini ekle
// Adım 3: in1 girdisini ekle
// Adım 4: sel girdisini ekle
// Adım 5: out çıktısını ekle (reg tipi)
// Adım 6: always @(*) bloğunu ekle
// Adım 7: if-else ifadesini ekle
// Eğer sel == 0 ise, out = in0
// Değilse, out = in1
// Adım 8: EndmoduleTemel Bilgiler bölümündeki tüm dersler
4Operatörler Bölüm 1
Aritmetik OperatörlerMod Alma OperatörüKarşılaştırma OperatörleriTekrar - Basit MatematikBit Düzeyi Operatörleri7Atama ve Kapılar
Sürekli AtamaOperatörlerle AtamaYerleşik Kapı PrimitifleriAND, OR ve NOT KapılarıXOR ve XNOR KapılarıÖzet - Mantık Kapısı Devresi10Karar Verme
If İfadesiIf - ElseTekrar - Basit KarşılaştırıcıCase İfadesiCasex ve CasezTekrar - ALU Tasarımı2Veri Türleri
Wire TürüReg TürüTamsayı ve GerçelVektörlerDizilerParametrelerÖzet - Sinyalleri Tanımlama5Operatörler Bölüm 2
Mantıksal Operatörlerİndirgeme OperatörleriKaydırma OperatörleriBirleştirme OperatörüKoşullu OperatörTekrar - Operatör Meydan Okuması11Döngüler
For DöngüsüWhile DöngüsüTekrar DöngüsüSonsuz DöngüDevre Dışı Bırakma İfadesiTekrar - Döngü Kalıpları3Sayı Sistemi
İkili GösterimBoyutlu SayılarBoyutsuz SayılarNegatif SayılarÖzel X ve Z DeğerleriTekrar - Sayı Biçimleri6Modüller
Modül YapısıGiriş ve Çıkış PortlarıÇift Yönlü PortlarModül ÖrneklendirmeAda Göre Port EşlemeSıraya Göre Port EşlemeTekrar - Bir Modül Oluşturma9Prosedürel Bloklar
Always BloğuInitial BloğuDuyarlılık ListesiBloklayıcı AtamaBloklamayan AtamaTekrar - Always ve Initial Karşılaştırması15Trafik Işığı Denetleyicisi
Durumları TanımlamaDurum Makinesi MantığıKendi başına pratik yap: Online Verilog derleyicisi