Geçişleri Zamanlama
Coddy'nin Verilog Journey'sinin Temel Bilgiler bölümünün bir parçası. Ders 81 / 90.
Görev
Bu derste, her ışığın ne kadar süreyle yanık kalacağını kontrol eden sayaç mantığını ekleyeceksin. Sayaç, önceden belirlenmiş bir değerden sıfıra doğru geri sayar ve ardından bir sonraki durum değişikliğini tetikler.
Zamanlama Gereksinimleri
| Durum | Süre | Sayaç Değeri |
|---|---|---|
| Yeşil | 30 saniye | 30 |
| Sarı | 10 saniye | 10 |
| Kırmızı | 40 saniye | 40 |
Sayaç Nasıl Çalışır?
- Bir durum başladığında sayaç, süre değeriyle yüklenir
- Her saat darbesinde sayaç 1 azalır
- Sayaç 0'a ulaştığında bir sonraki duruma geçme zamanı gelmiştir
Görevin, durum makinesine eksik sayaç mantığını eklemektir. Önceki adımdaki next girdisi artık kullanılmıyor: artık durumun ne zaman değişeceğine sayaç karar veriyor ve testbench artık next sinyalini sürmüyor.
Yapılacaklar:
- Modül başlığından
input next,ifadesini kaldır veelse if (next)koşulunu aşağıdaki sayaç mantığıyla değiştir - Bir
reg [5:0] counterbildirimi ekle (ilk adımda zaten bildirdiysen bunu koru) - Sıfırlama sırasında
counterdeğerini 0 olarak ayarla counter == 0olduğunda:- Bir sonraki durumun süresini sayaca yükle
- Bir sonraki duruma geç
- Aksi durumda, her saat darbesinde sayacı 1 azalt
Kendin dene
module traffic_light (
input clk,
input reset,
output reg red,
output reg yellow,
output reg green
);
reg [1:0] state;
// TODO: Sayaç register'ını tanımla (6 bit)
// Çıkış atamaları
always @(*) begin
case (state)
0: begin green = 1; yellow = 0; red = 0; end
1: begin green = 0; yellow = 1; red = 0; end
2: begin green = 0; yellow = 0; red = 1; end
default: begin green = 0; yellow = 0; red = 1; end
endcase
end
// Zamanlamalı durum makinesi
always @(posedge clk or posedge reset) begin
if (reset) begin
state <= 2; // Kırmızıda başla
// TODO: Sayaçı 0'a ayarla
end else begin
if (counter == 0) begin
case (state)
0: begin
state <= 1;
// TODO: Sarı için sayacı yükle (10 saniye)
end
1: begin
state <= 2;
// TODO: Kırmızı için sayacı yükle (40 saniye)
end
2: begin
state <= 0;
// TODO: Yeşil için sayacı yükle (30 saniye)
end
endcase
end else begin
// TODO: Sayaçı 1 azalt
end
end
end
endmoduleTemel Bilgiler bölümündeki tüm dersler
4Operatörler Bölüm 1
Aritmetik OperatörlerMod Alma OperatörüKarşılaştırma OperatörleriTekrar - Basit MatematikBit Düzeyi Operatörleri7Atama ve Kapılar
Sürekli AtamaOperatörlerle AtamaYerleşik Kapı PrimitifleriAND, OR ve NOT KapılarıXOR ve XNOR KapılarıÖzet - Mantık Kapısı Devresi10Karar Verme
If İfadesiIf - ElseTekrar - Basit KarşılaştırıcıCase İfadesiCasex ve CasezTekrar - ALU Tasarımı2Veri Türleri
Wire TürüReg TürüTamsayı ve GerçelVektörlerDizilerParametrelerÖzet - Sinyalleri Tanımlama5Operatörler Bölüm 2
Mantıksal Operatörlerİndirgeme OperatörleriKaydırma OperatörleriBirleştirme OperatörüKoşullu OperatörTekrar - Operatör Meydan Okuması11Döngüler
For DöngüsüWhile DöngüsüTekrar DöngüsüSonsuz DöngüDevre Dışı Bırakma İfadesiTekrar - Döngü Kalıpları3Sayı Sistemi
İkili GösterimBoyutlu SayılarBoyutsuz SayılarNegatif SayılarÖzel X ve Z DeğerleriTekrar - Sayı Biçimleri6Modüller
Modül YapısıGiriş ve Çıkış PortlarıÇift Yönlü PortlarModül ÖrneklendirmeAda Göre Port EşlemeSıraya Göre Port EşlemeTekrar - Bir Modül Oluşturma9Prosedürel Bloklar
Always BloğuInitial BloğuDuyarlılık ListesiBloklayıcı AtamaBloklamayan AtamaTekrar - Always ve Initial Karşılaştırması15Trafik Işığı Denetleyicisi
Durumları TanımlamaDurum Makinesi MantığıKendi başına pratik yap: Online Verilog derleyicisi