Concatenation Operator
Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası. Ders 27 / 90.
Birleştirme işleci { }, birden çok sinyali, sabiti veya ifadeyi tek bir daha büyük vektörde birleştirir. Bitleri bir araya getirerek daha geniş değerler oluşturmanız gerektiğinde kullanılır.
Hangi Değerler Birleştirmeyle Çalışır
Şunları birleştirebilirsin:
- Wires ve regs: herhangi bir sinyal
- Constants:
4'b1010veya8'hFFgibi sayılar
- İfadeler:
a + bgibi işlemlerin sonuçları - Çoğaltmalar: bir değeri birden çok kez tekrarlama
Birleştirilen tüm değerlerin sabit, bilinen genişlikleri olmalıdır.
Temel Söz Dizimi: {value1, value2, value3, ...} Sonuç genişliği, tüm ayrı genişliklerin toplamıdır.
Örnekler
İki 4 bitlik değeri 8 bite birleştirme:
reg [3:0] high, low;
reg [7:0] word;
word = {high, low}; // high üst 4 bit olur, low alt 4 bit olurSabitlerle birleştirin:
data = {4'b1010, 4'b0000}; // 8'b10100000İkiden fazlasını birleştirme:
full = {a, b, c, d}; // Tüm genişlikler toplanırTekrarlama
Bir değeri {n{value}} kullanarak birden çok kez tekrarlayabilirsiniz:
repeated = {4{4'b1010}}; // 16'b1010101010101010 (repeat 4 times)Bu, işaret genişletmesi için kullanışlıdır:
signed_8bit = {{4{sign_bit}}, value_4bit};Kod Örneği
module concatenation_demo;
reg [3:0] upper, lower;
reg [7:0] combined;
reg [11:0] repeated;
initial begin
upper = 4'b1010;
lower = 4'b1100;
combined = {upper, lower}; // 10101100
repeated = {3{4'b1010}}; // 101010101010
$display("{upper, lower} = %b", combined);
$display("{3{4'b1010}} = %b", repeated);
$finish;
end
endmoduleÇıktı:
{upper, lower} = 10101100
{3{4'b1010}} = 101010101010Önemli Notlar
- Sıra önemlidir:
{a, b},{b, a}değerinden farklıdır - Tüm parçaların sabit genişlikleri olmalıdır (boyutu belirtilmemiş sayılar olmamalıdır)
- Birleştirme, atamaların hem sol hem de sağ tarafında kullanılabilir
Görev
Her görev için doğru birleştirme ifadelerini yazın.
Yapılacaklar:
- Combine
avebinto 8-bit bir result vecombine1içine kaydedin - Combine
c,dveeinto 12-bit bir result vecombine2içine kaydedin - Combine
fve two copies ofginto 12-bit bir result vecombine3içine kaydedin
Kendin dene
module concatenation_challenge;
reg [3:0] a, b;
reg [3:0] c, d, e;
reg [3:0] f, g;
reg [7:0] combine1;
reg [11:0] combine2, combine3;
initial begin
a = 4'b1010;
b = 4'b0101;
c = 4'b1111;
d = 4'b0000;
e = 4'b1100;
f = 4'b1001;
g = 4'b0110;
combine1 = ______; // Combine a and b into an 8-bit result
combine2 = ______; // Combine c, d, and e into a 12-bit result
combine3 = ______; // Combine f and two copies of g into a 12-bit result
$display("{a, b} = %b", combine1);
$display("{c, d, e} = %b", combine2);
$display("{f, g, g} = %b", combine3);
$finish;
end
endmoduleBu ders kısa bir quiz içerir. Soruları yanıtlamak ve ilerlemeni kaydetmek için derse başla.
Temeller bölümündeki tüm dersler
4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicKendi başına pratik yap: Online Verilog derleyicisi