Testbench

Coddy'nin Verilog Journey'sinin Temel Bilgiler bölümünün bir parçası. Ders 90 / 90.

Görev

Bir testbench, tasarımınıza girişler sağlar ve bir dalga biçimi dosyası oluşturur. Kendisine ait portu yoktur.

Göreviniz

Şunları yapan bir testbench oluşturun:

clk, start ve data_in (8 bit) için reg tanımlar
tx için wire ve cnt için wire [3:0] tanımlar
uart_tx modülünü örnekler ve tüm portları birbirine bağlar: .clk, .start, .data_in, .tx, .cnt
Bir saat sinyali oluşturur (her 5 zaman biriminde bir değiştirir)
Bir initial bloğu içinde:
- $dumpfile ve $dumpvars kullanarak uart.vcd adlı bir dalga biçimi dosyası oluşturur
- Zaman 0'da clk = 0, start = 1, data_in = 8'b01000001 değerlerini ayarlar
- 10 zaman biriminden sonra start sinyalini serbest bırakır (start = 0)
- Ardından 200 zaman birimi daha bekler ve $finish çağrısı yapar (böylece simülasyon zaman 210'da sona erer)

Testbench'i çalıştırdıktan sonra tx sinyalini doğrulamak için dalga biçimini açın.

Kendin dene

module uart_tx (
  input clk,
  input start,
  input [7:0] data_in,
  output reg tx,
  output reg [3:0] cnt
);

  reg [9:0] shift_reg;

  initial begin
    cnt = 0;
    tx = 1;
    shift_reg = 0;
  end

  always @(posedge clk) begin
    if (cnt == 0 && start) begin
      shift_reg <= {1'b1, data_in, 1'b0};
      cnt <= 1;
    end
    else if (cnt > 0 && cnt < 9) begin
      tx <= shift_reg[0];
      shift_reg <= shift_reg >> 1;
      cnt <= cnt + 1;
    end
    else if (cnt == 9) begin
      tx <= shift_reg[0];
      shift_reg <= shift_reg >> 1;
      cnt <= 0;
    end
  end

endmodule