Özet - Bir Modül Oluşturun

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 36 / 90.

Görev

Bu görev, bu bölümde öğrendiğiniz her şeyi birleştiriyor. Sıfırdan bir modül oluşturacak ve onu örnekleyeceksiniz (instantiate).

Yapılması gerekenler:

Bölüm 1: Aşağıdaki özelliklere sahip flipflop adında bir modül oluşturun:

clk adında 1-bitlik giriş
d adında 1-bitlik giriş
reset adında 1-bitlik giriş
q adında 1-bitlik çıkış (reg kullanın, always bloğu içinde atama yapın)

Modül şu şekilde çalışmalıdır:

reset 1 olduğunda, q değeri 0 olur
Aksi takdirde, her saat darbesinde (clock edge), q değeri d olur

Bölüm 2: top modülü içinde flipflop modülünü isme göre port eşlemesi (port mapping by name) kullanarak örnekleyin

Portları aşağıdaki sinyallere bağlayın:

Port clk → sinyal clock
Port d → sinyal data
Port reset → sinyal reset_signal
Port q → sinyal out

Kendin dene

// Bölüm 1: Flipflop modülünü oluşturun

  // YAPILACAK: Portları ekleyin

  // YAPILACAK: posedge clk ve posedge reset içeren always bloğunu ekleyin
  
  // Eğer reset 1 ise, q <= 0
  
  // Aksi takdirde q <= d


// Bölüm 2: Örnekleme içeren üst modül
module top (
  input clock,
  input data,
  input reset_signal,
  output out
);

  // YAPILACAK: ff1 örnek adıyla flipflop modülünü örnekleyin
  
  // İsme göre port eşleme kullanın: .clk(clock), .d(data), .reset(reset_signal), .q(out)

endmodule