Tekrar - Bir Modül Oluşturma

Coddy'nin Verilog Journey'sinin Temel Bilgiler bölümünün bir parçası. Ders 36 / 90.

Görev

Bu meydan okuma, bu bölümde öğrendiğiniz her şeyi bir araya getirir. Sıfırdan bir modül oluşturacak ve onu örnekleyeceksiniz.

Yapılacaklar:

1. Bölüm: flipflop adlı, aşağıdakilere sahip bir modül oluşturun:

clk adlı 1 bitlik giriş
d adlı 1 bitlik giriş
reset adlı 1 bitlik giriş
q adlı 1 bitlik çıkış (reg kullanın, always bloğunda atayın)

Modül şu şekilde çalışmalıdır:

reset 1 olduğunda, q 0 olur
Aksi takdirde, her saat kenarında q, d olur

2. Bölüm: flipflop modülünü top modülünde, bağlantı noktalarını ada göre eşleyerek örnekleyin

Bağlantı noktalarını aşağıdaki sinyallere bağlayın:

clk bağlantı noktası → clock sinyali
d bağlantı noktası → data sinyali
reset bağlantı noktası → reset_signal sinyali
q bağlantı noktası → out sinyali

Kendin dene

// Bölüm 1: flipflop modülünü oluştur

  // TODO: Portları ekle

  // TODO: posedge clk ve posedge reset ile always bloğu ekle
  
  // Eğer reset 1 ise, q <= 0
  
  // Aksi halde q <= d


// Bölüm 2: Örneklemeli top modülü
module top (
  input clock,
  input data,
  input reset_signal,
  output out
);

  // TODO: flipflop'u ff1 örnek adıyla örnekle
  
  // İsme göre port eşlemesi kullan: .clk(clock), .d(data), .reset(reset_signal), .q(out)

endmodule