Recap - Build A Module

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası. Ders 36 / 90.

Görev

Bu challenge, bu bölümde öğrendiğin her şeyi bir araya getirir. Sıfırdan bir module oluşturacak ve onu Instantiate edeceksin.

Yapılacaklar:

Part 1: flipflop adlı bir module Create et; module şunlara sahip olmalı:

clk adlı 1 bitlik input
d adlı 1 bitlik input
reset adlı 1 bitlik input
q adlı 1 bitlik output (reg kullan; always block içinde atanmalı)

module aşağıdaki şekilde çalışmalıdır:

reset 1 olduğunda q 0 olur
Aksi takdirde, her clock kenarında q, d olur

Part 2: flipflop module’ünü, adla port mapping kullanarak top module’ünde Instantiate et

port’ları aşağıdaki sinyallere bağla:

Port clk → signal clock
Port d → signal data
Port reset → signal reset_signal
Port q → signal out

Kendin dene

// Bölüm 1: flipflop modülünü oluştur

  // TODO: Portları ekle

  // TODO: posedge clk ve posedge reset ile always bloğu ekle
  
  // Eğer reset 1 ise, q <= 0
  
  // Aksi halde q <= d


// Bölüm 2: Örneklemeli top modülü
module top (
  input clock,
  input data,
  input reset_signal,
  output out
);

  // TODO: flipflop'u ff1 örnek adıyla örnekle
  
  // İsme göre port eşlemesi kullan: .clk(clock), .d(data), .reset(reset_signal), .q(out)

endmodule