Özet - Bir Modül Oluşturun

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 36 / 90.

Görev

Bu meydan okuma, bu bölümde öğrendiğiniz her şeyi birleştirir. Sıfırdan bir modül oluşturacak ve bunu bağlayacaksınız (instantiate edeceksiniz).

Ne yapılmalı:

Bölüm 1: Aşağıdakilere sahip flipflop adında bir modül oluşturun:

clk adında 1-bit giriş
d adında 1-bit giriş
reset adında 1-bit giriş
q adında 1-bit çıkış (reg kullanın, bir always bloğu içinde atanmalıdır)

Modül şu şekilde çalışmalıdır:

reset 1 olduğunda, q değeri 0 olur
Aksi takdirde, her saat kenarında q, d değerini alır

Bölüm 2: İsme göre port eşleme kullanarak top modülü içinde flipflop modülünü bağlayın (instantiate edin)

Portları aşağıdaki sinyallere bağlayın:

Port clk → sinyal clock
Port d → sinyal data
Port reset → sinyal reset_signal
Port q → sinyal out

Kendin dene

// Bölüm 1: flipflop modülünü oluştur

  // TODO: Portları ekle

  // TODO: posedge clk ve posedge reset ile always bloğu ekle
  
  // Eğer reset 1 ise, q <= 0
  
  // Değilse q <= d


// Bölüm 2: Instantiation ile top modülü
module top (
  input clock,
  input data,
  input reset_signal,
  output out
);

  // TODO: flipflop'u ff1 instance adıyla örnekle
  
  // İsimle port eşlemesi kullan: .clk(clock), .d(data), .reset(reset_signal), .q(out)

endmodule