Menu
CoddyTech
Öğrenmeye başla

Tekrar - Bir Modül Oluşturma

Coddy'nin Verilog Journey'sinin Temel Bilgiler bölümünün bir parçası. Ders 36 / 90.

challenge icon

Görev

Bu meydan okuma, bu bölümde öğrendiğin her şeyi bir araya getiriyor. Sıfırdan bir modül oluşturacak ve örneğini oluşturacaksın.

Yapman gerekenler:

1. Bölüm: Şu özelliklere sahip flipflop adlı bir modül oluştur:

  • 1 bitlik clk adlı giriş
  • 1 bitlik d adlı giriş
  • 1 bitlik reset adlı giriş
  • 1 bitlik q adlı çıkış (reg kullan; always bloğunda ata)

Modül şu şekilde çalışmalıdır:

  • reset 1 olduğunda, q 0 olur
  • Aksi takdirde, her saat kenarında q, d olur

2. Bölüm: top modülünde flipflop modülünün örneğini bağlantı noktalarını ada göre eşleyerek oluştur

Bağlantı noktalarını şu sinyallere bağla:

  • Bağlantı noktası clk → clock sinyali
  • Bağlantı noktası d → data sinyali
  • Bağlantı noktası reset → reset_signal sinyali
  • Bağlantı noktası q → out sinyali

Kendin dene

// Bölüm 1: flipflop modülünü oluştur

  // TODO: Portları ekle

  // TODO: posedge clk ve posedge reset içeren always bloğunu ekle
  
  // reset 1 ise q <= 0
  
  // Aksi halde q <= d


// Bölüm 2: Örneklemeyle top modülü
module top (
  input clock,
  input data,
  input reset_signal,
  output out
);

  // TODO: flipflop modülünü ff1 örnek adıyla örnekle
  
  // Portları ada göre eşleştir: .clk(clock), .d(data), .reset(reset_signal), .q(out)

endmodule

Temel Bilgiler bölümündeki tüm dersler

1Giriş

Verilog NedirDonanım ve Yazılımİlk ModülünüzYorumlarTasarım Soyutlama Düzeyleri

4Operatörler Bölüm 1

Aritmetik OperatörlerMod Alma OperatörüKarşılaştırma OperatörleriTekrar - Basit MatematikBit Düzeyi Operatörleri

7Atama ve Kapılar

Sürekli AtamaOperatörlerle AtamaYerleşik Kapı PrimitifleriAND, OR ve NOT KapılarıXOR ve XNOR KapılarıÖzet - Mantık Kapısı Devresi

10Karar Verme

If İfadesiIf - ElseTekrar - Basit KarşılaştırıcıCase İfadesiCasex ve CasezTekrar - ALU Tasarımı

13Zamanlama ve Gecikmeler

Gecikmeler NedirKapı GecikmeleriAtama GecikmeleriTimescale YönergesiSaat ÜretimiTekrar - Zamanlama Denetimi

16Son Zorluklar

4 Bitlik SayaçKod Çözücü TasarımıKaydırma Yazmacı

2Veri Türleri

Wire TürüReg TürüTamsayı ve GerçelVektörlerDizilerParametrelerÖzet - Sinyalleri Tanımlama

5Operatörler Bölüm 2

Mantıksal Operatörlerİndirgeme OperatörleriKaydırma OperatörleriBirleştirme OperatörüKoşullu OperatörTekrar - Operatör Meydan Okuması

8Yarım Toplayıcı Projesi

Modülü YazmaMantığı TasarlamaProje dersiTestbench YazmaProje dersi

11Döngüler

For DöngüsüWhile DöngüsüTekrar DöngüsüSonsuz DöngüDevre Dışı Bırakma İfadesiTekrar - Döngü Kalıpları

14Testbench Temelleri

Testbench NedirUyarıcı OluşturmaGörüntüleme ve İzlemeDumpfile ve DumpvarsSystem Task'lerini KullanmaTekrar - Tam Testbench

17UART

Bit sayacıDurum makinesiProje dersiVerici tasarımıProje dersiTestbenchProje dersi

3Sayı Sistemi

İkili GösterimBoyutlu SayılarBoyutsuz SayılarNegatif SayılarÖzel X ve Z DeğerleriTekrar - Sayı Biçimleri

6Modüller

Modül YapısıGiriş ve Çıkış PortlarıÇift Yönlü PortlarModül ÖrneklendirmeAda Göre Port EşlemeSıraya Göre Port EşlemeTekrar - Bir Modül Oluşturma

9Prosedürel Bloklar

Always BloğuInitial BloğuDuyarlılık ListesiBloklayıcı AtamaBloklamayan AtamaTekrar - Always ve Initial Karşılaştırması

12Multiplexer Projesi

2'ye 1 Mux Tasarımı4'e 1 Mux TasarımıProje dersiCase İfadesini KullanmaProje dersi

15Trafik Işığı Denetleyicisi

Durumları TanımlamaDurum Makinesi MantığıProje dersiGeçişleri ZamanlamaProje dersiTestbench YazmaProje dersiÇıktıyı DoğrulamaProje dersi

Kendi başına pratik yap: Online Verilog derleyicisi