İlk Modülünüz

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası. Ders 3 / 90.

Bir module, Verilog'daki temel yapı taşıdır. Her Verilog kod parçası bir module inside yer alır.

Bir modülü şunlara sahip bir bileşen olarak düşünün:

inputs (gelen sinyaller)
outputs (giden sinyaller)
Behavior (yaptığı iş)

Modül Söz Dizimi

module module_name ( inputs, outputs );

  // Buradaki her şey

endmodule

Her modül module ile başlar ve endmodule ile sona erer.

Girişler ve Çıkışlar

module and_gate(
  input a,     // a modüle GİRER
  input b,     // b modüle GİRER
  output c     // c modülden ÇIKAR
);

  // Davranış buraya gelir

endmodule

input = sinyal modüle girer
output = sinyal modülden çıkar

Davranış Ekleme

Şimdi modülün bir şey yapmasını sağlıyoruz:

module and_gate(
  input a,
  input b,
  output c
);

  assign c = a & b;  // c yalnızca a AND b 1 olduğunda 1'dir

endmodule

assign, sağ tarafı sol tarafa sürekli olarak bağlar
&, Verilog'da AND anlamına gelir

Görev

Bu meydan okumada, OR işlemini gerçekleştiren basit bir module oluşturmanız gerekiyor.

Yapılacaklar:

module adı or_gate olmalıdır
x adlı bir input içermelidir
y adlı bir input içermelidir
z adlı bir output içermelidir
module inside içinde, z'yi x OR y'ye eşitlemek için assign kullanın

module başlığı ve üç ports zaten düzenleyicide bulunuyor. Eklemeniz gereken satır, module inside içindeki assign ifadesidir.

Not: Verilog'da OR, boru simgesi | ile yazılır. En az bir input 1 (doğru) ise 1 (doğru) çıktısı verir.

Kendin dene

// Modül başlığı ve portları sizin için zaten yazılmış
module or_gate(
  input x,
  input y,
  output z
);

  // Sıra sende: z'yi x OR y olarak ayarlamak için assign kullan
  // Verilog'da OR, | olarak yazılır

endmodule