İlk Modülünüz

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 4 / 90.

Bir module, Verilog'daki temel yapı taşıdır. Her Verilog kodu parçası bir module inside yer alır.

Bir modülü şu özelliklere sahip bir bileşen olarak düşünün:

Girdiler (içeri giren sinyaller)
Çıktılar (dışarı çıkan sinyaller)
Davranış (ne yaptığı)

Module Syntax

module module_name ( inputs, outputs );

  // Buradaki her şey

endmodule

Her module, module ile başlar ve endmodule ile biter.

Girdiler ve Çıktılar

module and_gate(
  input a,     // a modüle GİRER
  input b,     // b modüle GİRER
  output c     // c modülden ÇIKAR
);

  // Davranış buraya gelir

endmodule

input = sinyal modüle girer
output = sinyal modülden çıkar

Behavior Ekleme

Şimdi module'ün bir şey yapmasını sağlıyoruz:

module and_gate(
  input a,
  input b,
  output c
);

  assign c = a & b;  // c yalnızca a AND b 1 olduğunda 1'dir

endmodule

assign sağ tarafı sol tarafa sürekli olarak bağlar
& Verilog dilinde VE anlamına gelir

Görev

Bu meydan okumada, VEYA (OR) işlemini gerçekleştiren basit bir modül oluşturmanız gerekiyor.

Yapılacaklar:

Modül or_gate olarak adlandırılmalıdır
x adında bir girdisi (input) olmalıdır
y adında bir girdisi (input) olmalıdır
z adında bir çıktısı (output) olmalıdır
Modül içinde, z değerini x OR y değerine eşitlemek için assign kullanın

Modül başlığı ve üç portu editörde zaten verilmiştir. Eklemeniz gereken satır, modül içindeki assign ifadesidir.

Not: Verilog dilinde OR işlemi dikey çizgi simgesi | ile yazılır. Girdilerden en az biri 1 (true) ise çıktı olarak 1 (true) verir.

Kendin dene

// Modül başlığı ve portları sizin için zaten yazılmıştır
module or_gate(
  input x,
  input y,
  output z
);

  // Sıra sende: z'yi x OR y yapmak için assign kullan
  // Verilog'ta OR, | olarak yazılır

endmodule