Menu
Coddy logo textTech

İlk Modülünüz

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 4 / 90.

Bir modül, Verilog'daki temel yapı taşıdır. Her Verilog kod parçası bir modülün içindedir.

Bir modülü şu özelliklere sahip bir bileşen olarak düşünün:

  • Girişler (gelen sinyaller)
  • Çıkışlar (giden sinyaller)
  • Davranış (ne yaptığı)

Modül Sözdizimi

module module_name ( inputs, outputs );

  // İçerideki her şey

endmodule

Her modül module ile başlar ve endmodule ile biter.

Girişler ve Çıkışlar

module and_gate(
  input a,     // a modülün İÇİNE gelir
  input b,     // b modülün İÇİNE gelir
  output c     // c modülün DIŞINA çıkar
);

  // Davranış buraya gelecek

endmodule
  • input = sinyal modüle girer
  • output = sinyal modülden çıkar

Davranış Ekleme

Şimdi modülün bir şeyler yapmasını sağlayalım:

module and_gate(
  input a,
  input b,
  output c
);

  assign c = a & b;  // c sadece a VE b 1 olduğunda 1'dir

endmodule
  • assign sağ tarafı sürekli olarak sol tarafa bağlar
  • & Verilog'da VE anlamına gelir
challenge icon

Görev

Bu görevde, OR (VEYA) işlemini gerçekleştiren basit bir modül oluşturmanız gerekiyor.

Neler yapmalı:

  1. Modül or_gate olarak adlandırılmalıdır
  2. x adında bir girişi olmalıdır
  3. y adında bir girişi olmalıdır
  4. z adında bir çıkışı olmalıdır
  5. Modülün içinde, z'yi x OR y'ye eşitlemek için assign kullanın

Not: Verilog'da OR işlemi boru sembolü | ile yazılır. Girişlerden en az biri 1 (doğru) ise 1 (doğru) çıktısını verir.

Kopya kağıdı

Bir modül, girişleri, çıkışları ve davranışı olan bir bileşen olarak işlev gören, Verilog'daki temel yapı taşıdır.

module module_name (
  input a,
  input b,
  output c
);

  // davranış

endmodule

Bir çıkış sinyalini sürekli olarak sürmek için assign ifadesini kullanın:

assign c = a & b;  // VE
assign c = a | b;  // VEYA
  • & — VE operatörü
  • | — VEYA operatörü

Kendin dene

// Adım 1: or_gate adında bir modül oluşturun

  // Adım 2: x girişini oluşturun

  // Adım 3: y girişini oluşturun

  // Adım 4: z çıkışını oluşturun

  // Adım 5: z = x OR y yapmak için assign kullanın
  // Verilog'da OR işlemi | olarak yazılır
quiz iconKendini test et

Bu ders kısa bir quiz içerir. Soruları yanıtlamak ve ilerlemeni kaydetmek için derse başla.

Temeller bölümündeki tüm dersler