Wire Tipi

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 6 / 90.

Verilog'da, hangi sinyal türünü kullandığımızı bildirmemiz gerekir. En yaygın tür wire'dır.

Bir wire, bileşenler arasındaki fiziksel bir bağlantıyı temsil eder. Bir devredeki gerçek bir kablo gibidir.

Wire'lar değer depolayamazlar - sadece değerleri iletirler
Wire'lar assign ifadeleri ile kullanılır
Wire'lar modülleri birbirine bağlamak için kullanılır

Bir Wire Tanımlama

wire a;           // Tek bitlik wire
wire b, c;        // Tek satırda birden fazla wire

Wire'lar Nasıl Çalışır

module wire_example;
  wire x;
  reg y;
  
  assign x = y;  // x her zaman y'yi takip eder
endmodule

x, y'ye bağlıdır. y her değiştiğinde, x anında değişir.

Wire'lar genellikle giriş ve çıkışları birbirine bağlamak için kullanılır:

module and_gate(
  input a,      // 'a' varsayılan olarak bir wire'dır
  input b,      // 'b' varsayılan olarak bir wire'dır
  output c      // 'c' varsayılan olarak bir wire'dır
);
  assign c = a & b;  // c bu atama ile sürülür
endmodule

Bu örnekte, a, b ve c'nin tamamı kablodur.

Kablolar, devrenizin farklı parçalarını birbirine bağlayan "yapıştırıcıdır"!

Görev

Yapılacaklar:

temp adında bir wire ekleyin

Kopya kağıdı

Wire bileşenler arasındaki fiziksel bir bağlantıyı temsil eder. Wire'lar değer depolayamazlar — sadece değerleri iletirler.

wire a;       // Tek bitlik wire
wire b, c;    // Tek satırda birden fazla wire

Wire'lar assign ifadeleriyle birlikte kullanılır. Kaynak ne zaman değişirse, wire anında güncellenir:

wire x;
assign x = y;  // x her zaman y'yi takip eder

Modül girişleri ve çıkışları varsayılan olarak wire'dır:

module and_gate(
  input a,   // varsayılan olarak wire
  input b,   // varsayılan olarak wire
  output c   // varsayılan olarak wire
);
  assign c = a & b;
endmodule

Kendin dene

module simple(
  input a,
  input b,
  output c
);

  assign c = a & b; 
  
  // temp kablosunu burada tanımlayın 


endmodule

Kendini test et

Bu ders kısa bir quiz içerir. Soruları yanıtlamak ve ilerlemeni kaydetmek için derse başla.

Temeller bölümündeki tüm dersler

2Veri Tipleri

Wire TipiReg Tipi Integer ve Real Vektörler Diziler Parametreler Özet - Sinyal Tanımlama

5Operatörler Bölüm 2

Mantıksal Operatörler İndirgeme Operatörleri Kaydırma Operatörleri Birleştirme Operatörü Koşullu Operatör Özet - Operatör Meydan Okuması

8Yarım Toplayıcı Projesi

Modülü Yazma Mantığı Tasarlama

Testbench Yazma

11Döngüler

For Döngüsü While Döngüsü Repeat Döngüsü Sonsuz Döngü Devre Dışı Bırakma İfadesi Özet - Döngü Kalıpları

14Testbench Temelleri

Testbench Nedir?Stimulus Oluşturma Display ve Monitor Dumpfile ve Dumpvars Sistem Görevlerini Kullanma Özet - Tam Testbench

17UART

Bit Sayacı Durum Makinesi

Verici Tasarımı

Testbench