Wire Türü

Verilog'da, kullandığımız sinyalin türünü belirtmemiz gerekir. En yaygın tür wire'dır.

wire, bileşenler arasındaki fiziksel bir bağlantıyı temsil eder. Devredeki gerçek bir tel gibidir.

• Kablolar değerleri depolayamaz - yalnızca değerleri iletirler
• Kablolar, assign ifadeleriyle kullanılır
• Kablolar modülleri birbirine bağlamak için kullanılır

Bir Wire Tanımlama

wire a;           // Tek bitlik kablo
wire b, c;        // Tek satırda birden fazla kablo

Wire'lar Nasıl Çalışır

module wire_example;
  wire x;
  reg y;
  
  assign x = y;  // x her zaman y'yi takip eder
endmodule

x, y'ye bağlıdır. y her değiştiğinde x anında değişir.

Kablolar genellikle girişleri ve çıkışları bağlamak için kullanılır:

module and_gate(
  input a,      // 'a' varsayılan olarak bir wire'dır
  input b,      // 'b' varsayılan olarak bir wire'dır
  output c      // 'c' varsayılan olarak bir wire'dır
);
  assign c = a & b;  // c, bu atama tarafından sürülür
endmodule

Bu örnekte a, b ve c kabloların tümüdür.

Kablolar, devrenizin farklı parçalarını birbirine bağlayan "tutkal"dır!