Parameters
Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası. Ders 11 / 90.
Aynı module'ün birçok kopyasını oluşturabilir ve bunları farklı yerlerde kullanabilirsin. Buna **çoklu örnekler** denir. Aynı kodu tekrar tekrar yazmak yerine, onu bir kez yazıp ihtiyaç duyduğun kadar yeniden kullanırsın. Her örnek, çip üzerindeki bu donanımın ayrı bir kopyasıdır.
Peki ya her kopyanın farklı olması gerekiyorsa? Örneğin, biri 8 bitlik, biri 16 bitlik ve biri 32 bitlik olmak üzere üç sayaç. Parametreler olmadan üç ayrı modül yazmanız gerekirdi.
Parameters bu sorunu çözer.
Bir parameter, bir örnek oluşturduğunda ayarlayabileceğin sabit bir değerdir. Modülün her kopyasını farklı şekilde yapılandırmanı sağlar.
Parametreleri Bildirme
module counter #(
parameter WIDTH = 8
)(
input clk,
output reg [WIDTH-1:0] count
);
always @(posedge clk) count <= count + 1;
endmodule#(parameter WIDTH = 8), WIDTH adlı ve varsayılan değeri 8 olan bir parametre tanımlar.
Parametreleri bildirirken # sembolünü modül adının hemen ardından ve port listesinden önce kullanırız. #, Verilog'a kendisinden sonra gelenin modülü yapılandıran parametreler listesi olduğunu bildirir. Modülünüzde hiç parametre yoksa # sembolünü tamamen atlamanız yeterlidir.
Parametreleri Kullanma
Parametreler, bir sabitin gerektiği her yerde kullanılabilir:
reg [WIDTH-1:0] data; // Vektör boyutu
count <= count + 1; // Herhangi bir genişlikle çalışır
assign out = data[WIDTH-1]; // MSB konumuParametreleri Geçersiz Kılma
Modülü kullandığınızda parametre değerini değiştirebilirsiniz:
// Varsayılan genişlik (8 bit)
counter u1 (.clk(clk), .reset(reset), .count(count1));
// 16 bit'e geçersiz kıl
counter #(.WIDTH(16)) u2 (.clk(clk), .count(count2));Birden Fazla Parametre
Birden fazla parametreye sahip olabilirsiniz:
module fifo #(
parameter DEPTH = 16,
parameter WIDTH = 8
)(
input clk, wr_en, rd_en,
input [WIDTH-1:0] data_in,
output [WIDTH-1:0] data_out
);
reg [WIDTH-1:0] memory [0:DEPTH-1];
endmoduleLocalparam
Bir localparam benzerdir, ancak dışarıdan overridden edilemez:
module example;
localparam STATE_IDLE = 2'b00;
localparam STATE_RUN = 2'b01;
localparam STATE_STOP = 2'b10;
// These values are fixed inside this module
endmoduleDeğişmemesi gereken sabitler için localparam kullanın.
Görev
WIDTH adlı bir parametreyi 4 varsayılan değeriyle ekleyin.
Yapılacaklar:
WIDTHadlı bir parametre ekleyin- Varsayılan değerini
4olarak ayarlayın - Parametre, modül adından sonra
#( )içine yerleştirilir
Kendin dene
module counter #(
// WIDTH parametresini buraya varsayılan 4 ile ekle
)(
input clk,
input reset,
output reg [WIDTH-1:0] count
);
endmoduleBu ders kısa bir quiz içerir. Soruları yanıtlamak ve ilerlemeni kaydetmek için derse başla.
Temeller bölümündeki tüm dersler
4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicKendi başına pratik yap: Online Verilog derleyicisi