Parametreler
Coddy'nin Verilog Journey'sinin Temel Bilgiler bölümünün bir parçası. Ders 11 / 90.
Aynı modülün birçok kopyasını oluşturup bunları farklı yerlerde kullanabilirsin. Buna **çoklu örnekler** denir. Aynı kodu tekrar tekrar yazmak yerine, kodu bir kez yazıp ihtiyaç duyduğun kadar yeniden kullanırsın. Her örnek, çip üzerindeki donanımın ayrı bir kopyasıdır.
Peki ya her kopyanın farklı olması gerekiyorsa? Örneğin, biri 8 bitlik sayaç, biri 16 bitlik sayaç ve biri 32 bitlik sayaç. Parametreler olmadan, üç ayrı modül yazmanız gerekir.
Parametreler bu sorunu çözer.
Parametre, bir örnek oluştururken ayarlayabileceğin bir sabit değerdir. Modülün her kopyasını farklı şekilde yapılandırmanı sağlar.
Parametreleri Tanımlama
module counter #(
parameter WIDTH = 8
)(
input clk,
output reg [WIDTH-1:0] count
);
always @(posedge clk) count <= count + 1;
endmodule#(parameter WIDTH = 8), varsayılan değeri 8 olan WIDTH adlı bir parametre tanımlar.
Parametreleri tanımlarken # sembolünü modül adının hemen ardından ve port listesinden önce kullanırız. #, Verilog'a ardından gelenlerin modülü yapılandıran parametrelerin listesi olduğunu belirtir. Modülünüzde parametre yoksa # sembolünü tamamen çıkarırsınız.
Parametreleri Kullanma
Parametreler, sabit gereken her yerde kullanılabilir:
reg [WIDTH-1:0] data; // Vektör boyutu
count <= count + 1; // Her bit genişliğiyle çalışır
assign out = data[WIDTH-1]; // MSB konumuParametreleri Geçersiz Kılma
Modülü kullandığında parametre değerini değiştirebilirsin:
// Varsayılan genişlik (8 bit)
counter u1 (.clk(clk), .count(count1));
// 16 bit olarak değiştir
counter #(.WIDTH(16)) u2 (.clk(clk), .count(count2));Birden Fazla Parametre
Birden fazla parametre kullanabilirsiniz:
module fifo #(
parameter DEPTH = 16,
parameter WIDTH = 8
)(
input clk, wr_en, rd_en,
input [WIDTH-1:0] data_in,
output [WIDTH-1:0] data_out
);
reg [WIDTH-1:0] memory [0:DEPTH-1];
endmoduleLocalparam
localparam, benzerdir ancak dışarıdan üzerine yazılamaz:
module example;
localparam STATE_IDLE = 2'b00;
localparam STATE_RUN = 2'b01;
localparam STATE_STOP = 2'b10;
// These values are fixed inside this module
endmoduleDeğişmemesi gereken sabitler için localparam kullan.
Görev
Varsayılan değeri 4 olan WIDTH adlı bir parametre ekle.
Yapılacaklar:
WIDTHadlı bir parametre ekle- Varsayılan değerini
4olarak ayarla - Parametre, modül adından sonra
#( )içine yerleştirilir
Kendin dene
module counter #(
// Buraya varsayılan değeri 4 olan WIDTH parametresini ekleyin
)(
input clk,
input reset,
output reg [WIDTH-1:0] count
);
endmoduleBu ders kısa bir quiz içerir. Soruları yanıtlamak ve ilerlemeni kaydetmek için derse başla.
Temel Bilgiler bölümündeki tüm dersler
4Operatörler Bölüm 1
Aritmetik OperatörlerMod Alma OperatörüKarşılaştırma OperatörleriTekrar - Basit MatematikBit Düzeyi Operatörleri7Atama ve Kapılar
Sürekli AtamaOperatörlerle AtamaYerleşik Kapı PrimitifleriAND, OR ve NOT KapılarıXOR ve XNOR KapılarıÖzet - Mantık Kapısı Devresi10Karar Verme
If İfadesiIf - ElseTekrar - Basit KarşılaştırıcıCase İfadesiCasex ve CasezTekrar - ALU Tasarımı2Veri Türleri
Wire TürüReg TürüTamsayı ve GerçelVektörlerDizilerParametrelerÖzet - Sinyalleri Tanımlama5Operatörler Bölüm 2
Mantıksal Operatörlerİndirgeme OperatörleriKaydırma OperatörleriBirleştirme OperatörüKoşullu OperatörTekrar - Operatör Meydan Okuması11Döngüler
For DöngüsüWhile DöngüsüTekrar DöngüsüSonsuz DöngüDevre Dışı Bırakma İfadesiTekrar - Döngü Kalıpları3Sayı Sistemi
İkili GösterimBoyutlu SayılarBoyutsuz SayılarNegatif SayılarÖzel X ve Z DeğerleriTekrar - Sayı Biçimleri6Modüller
Modül YapısıGiriş ve Çıkış PortlarıÇift Yönlü PortlarModül ÖrneklendirmeAda Göre Port EşlemeSıraya Göre Port EşlemeTekrar - Bir Modül Oluşturma9Prosedürel Bloklar
Always BloğuInitial BloğuDuyarlılık ListesiBloklayıcı AtamaBloklamayan AtamaTekrar - Always ve Initial Karşılaştırması15Trafik Işığı Denetleyicisi
Durumları TanımlamaDurum Makinesi MantığıKendi başına pratik yap: Online Verilog derleyicisi