Parametreler
Coddy'nin Verilog Journey'sinin Temel Bilgiler bölümünün bir parçası. Ders 11 / 90.
Aynı modülün birçok kopyasını oluşturabilir ve bunları farklı yerlerde kullanabilirsiniz. Buna **birden çok örnek** denir. Aynı kodu tekrar tekrar yazmak yerine, kodu bir kez yazar ve ihtiyaç duyduğunuz kadar yeniden kullanırsınız. Her örnek, çip üzerindeki bu donanımın ayrı bir kopyasıdır.
Peki ya her kopyanın farklı olması gerekiyorsa? Örneğin, biri 8 bitlik, biri 16 bitlik ve biri 32 bitlik olmak üzere üç sayaç. Parametreler olmadan üç ayrı modül yazmanız gerekirdi.
Parameters bu sorunu çözer.
Bir parametre, bir örnek oluşturduğunuzda ayarlayabileceğiniz sabit bir değerdir. Modülün her kopyasını farklı şekilde yapılandırmanıza olanak tanır.
Parametreleri Bildirme
module counter #(
parameter WIDTH = 8
)(
input clk,
output reg [WIDTH-1:0] count
);
always @(posedge clk) count <= count + 1;
endmodule#(parameter WIDTH = 8), WIDTH adlı ve varsayılan değeri 8 olan bir parametre tanımlar.
Parametreleri bildirirken # sembolünü modül adının hemen ardından ve port listesinden önce kullanırız. #, Verilog'a kendisinden sonra gelenin modülü yapılandıran parametreler listesi olduğunu bildirir. Modülünüzde hiç parametre yoksa # sembolünü tamamen atlamanız yeterlidir.
Parametreleri Kullanma
Parametreler, bir sabitin gerektiği her yerde kullanılabilir:
reg [WIDTH-1:0] data; // Vektör boyutu
count <= count + 1; // Herhangi bir genişlikle çalışır
assign out = data[WIDTH-1]; // MSB konumuParametreleri Geçersiz Kılma
Modülü kullandığınızda parametre değerini değiştirebilirsiniz:
// Varsayılan genişlik (8 bit)
counter u1 (.clk(clk), .reset(reset), .count(count1));
// 16 bit'e geçersiz kıl
counter #(.WIDTH(16)) u2 (.clk(clk), .count(count2));Birden Fazla Parametre
Birden fazla parametreye sahip olabilirsiniz:
module fifo #(
parameter DEPTH = 16,
parameter WIDTH = 8
)(
input clk, wr_en, rd_en,
input [WIDTH-1:0] data_in,
output [WIDTH-1:0] data_out
);
reg [WIDTH-1:0] memory [0:DEPTH-1];
endmoduleLocalparam
Bir localparam benzerdir, ancak dışarıdan geçersiz kılınamaz:
module example;
localparam STATE_IDLE = 2'b00;
localparam STATE_RUN = 2'b01;
localparam STATE_STOP = 2'b10;
// These values are fixed inside this module
endmoduleDeğişmemesi gereken sabitler için localparam kullanın.
Görev
WIDTH adlı bir parametreyi 4 varsayılan değeriyle ekleyin.
Yapılacaklar:
WIDTHadlı bir parametre ekleyin- Varsayılan değerini
4olarak ayarlayın - Parametre, modül adından sonra
#( )içine yerleştirilir
Kendin dene
module counter #(
// WIDTH parametresini buraya varsayılan 4 ile ekle
)(
input clk,
input reset,
output reg [WIDTH-1:0] count
);
endmoduleBu ders kısa bir quiz içerir. Soruları yanıtlamak ve ilerlemeni kaydetmek için derse başla.
Temel Bilgiler bölümündeki tüm dersler
4Operatörler Bölüm 1
Aritmetik OperatörlerMod Alma OperatörüKarşılaştırma OperatörleriTekrar - Basit MatematikBit Düzeyi Operatörleri7Atama ve Kapılar
Sürekli AtamaOperatörlerle AtamaYerleşik Kapı PrimitifleriAND, OR ve NOT KapılarıXOR ve XNOR KapılarıÖzet - Mantık Kapısı Devresi10Karar Verme
If İfadesiIf - ElseTekrar - Basit KarşılaştırıcıCase İfadesiCasex ve CasezTekrar - ALU Tasarımı2Veri Türleri
Wire TürüReg TürüTamsayı ve GerçelVektörlerDizilerParametrelerÖzet - Sinyalleri Tanımlama5Operatörler Bölüm 2
Mantıksal Operatörlerİndirgeme OperatörleriKaydırma OperatörleriBirleştirme OperatörüKoşullu OperatörTekrar - Operatör Meydan Okuması11Döngüler
For DöngüsüWhile DöngüsüTekrar DöngüsüSonsuz DöngüDevre Dışı Bırakma İfadesiTekrar - Döngü Kalıpları3Sayı Sistemi
İkili GösterimBoyutlu SayılarBoyutsuz SayılarNegatif SayılarÖzel X ve Z DeğerleriTekrar - Sayı Biçimleri6Modüller
Modül YapısıGiriş ve Çıkış PortlarıÇift Yönlü PortlarModül ÖrneklendirmeAda Göre Port EşlemeSıraya Göre Port EşlemeTekrar - Bir Modül Oluşturma9Prosedürel Bloklar
Always BloğuInitial BloğuDuyarlılık ListesiBloklayıcı AtamaBloklamayan AtamaTekrar - Always ve Initial Karşılaştırması15Trafik Işığı Denetleyicisi
Durumları TanımlamaDurum Makinesi MantığıKendi başına pratik yap: Online Verilog derleyicisi