Bitwise Operators
Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası. Ders 23 / 90.
Bit düzeyindeki operatörler, bir sayının her bir biti üzerinde işlemler gerçekleştirir. Sayıları bütün değerler olarak ele alan aritmetik operatörlerin (+, -, *, /) aksine bit düzeyindeki operatörler bit bit çalışır.
Kullanılabilir Bit Düzeyinde İşleçler
| İşleç | İşlem | Ne Yapar? |
|---|---|---|
& | AND | Çıktı biti yalnızca her iki girdi biti de 1 ise 1 olur |
| | OR | Çıktı biti, en az bir girdi biti 1 ise 1 olur |
^ | XOR | Girdi bitleri farklıysa çıktı biti 1 olur |
~ | NOT | Tüm bitleri tersine çevirir (0, 1 olur; 1, 0 olur) |
Bit düzeyinde operatörleri kullandığınızda, Verilog sayıları perde arkasında ikili olarak ele alır.
reg [3:0] a, b;
a = 4'd10; // Decimal 10 = binary 1010
b = 4'd12; // Ondalık 12 = ikili 1100
c = a & b; // Doğrudan ikili kullanmakla aynı şekilde çalışırSayıları ondalık, onaltılık veya ikilik biçimde yazabilirsiniz: Verilog, bitsel işlemler için bunları ikili biçime dönüştürür.
Bitsel İşlemler Nasıl Çalışır
Her operatör bit çiftleri üzerinde çalışır (NOT için tek bit):
4 bitlik sayılarla örnek:
a = 1010 (binary)
b = 1100 (binary)
AND: a & b = 1000
(1&1=1, 0&1=0, 1&0=0, 0&0=0)
OR: a | b = 1110
(1|1=1, 0|1=1, 1|0=1, 0|0=0)
XOR: a ^ b = 0110
(1^1=0, 0^1=1, 1^0=1, 0^0=0)
NOT: ~a = 0101
(~1=0, ~0=1, ~1=0, ~0=1)Kod Örneği
module bitwise_demo;
reg [3:0] a, b;
reg [3:0] and_res, or_res, xor_res, not_res;
initial begin
a = 4'b1010;
b = 4'b1100;
and_res = a & b; // 1010 & 1100 = 1000
or_res = a | b; // 1010 | 1100 = 1110
xor_res = a ^ b; // 1010 ^ 1100 = 0110
not_res = ~a; // ~1010 = 0101
$display("a = %b", a);
$display("b = %b", b);
$display("a & b = %b", and_res);
$display("a | b = %b", or_res);
$display("a ^ b = %b", xor_res);
$display("~a = %b", not_res);
$finish;
end
endmoduleÇıktı:
a = 1010
b = 1100
a & b = 1000
a | b = 1110
a ^ b = 0110
~a = 0101Görev
Verilen değerler için bitsel sonuçları hesaplayın.
Yapılacaklar:
a & bdeğerini hesaplayın veand_resiçine kaydedina | bdeğerini hesaplayın veor_resiçine kaydedina ^ bdeğerini hesaplayın vexor_resiçine kaydedin~adeğerini hesaplayın venot_resiçine kaydedin
Kendin dene
module bitwise_challenge;
reg [3:0] a, b;
reg [3:0] and_res, or_res, xor_res, not_res;
initial begin
a = 4'b1101;
b = 4'b1011;
and_res = ______; // a & b
or_res = ______; // a | b
xor_res = ______; // a ^ b
not_res = ______; // ~a
$display("a = %b", a);
$display("b = %b", b);
$display("a & b = %b", and_res);
$display("a | b = %b", or_res);
$display("a ^ b = %b", xor_res);
$display("~a = %b", not_res);
$finish;
end
endmoduleBu ders kısa bir quiz içerir. Soruları yanıtlamak ve ilerlemeni kaydetmek için derse başla.
Temeller bölümündeki tüm dersler
4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicKendi başına pratik yap: Online Verilog derleyicisi