Recap - Full Testbench

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası. Ders 78 / 90.

Görev

Bu meydan okuma, testbench'ler hakkında öğrendiğin her şeyi sınar: stimulus, display, monitor, dumpfile, dumpvars ve sistem görevleri. Test etmen için bir XOR geçidi modülü veriliyor.
Yapılacaklar:

Aşağıdakileri gerçekleştiren eksiksiz bir testbench oluştur:

Sinyalleri tanımla (girdiler için reg, çıktı için wire)
XOR geçidini dut adıyla örnekle
xor_waveform.vcd adlı bir dalga biçimi dosyası oluştur
testbench içindeki tüm sinyalleri dök
Bir başlık yazdır: "Testing XOR Gate"
Zamanı, x, y ve z'yi takip etmek için $monitor kullan
Her biri arasında #10 gecikme olacak şekilde dört giriş kombinasyonunun tümünü (00, 01, 10, 11) test et
Sonunda "Test complete" yazdır
Simülasyonu $finish ile sonlandır

Kendin dene

module xor_gate (
  input x,
  input y,
  output z
);
  assign z = x ^ y;
endmodule

module testbench;
  // TODO: x ve y için reg bildir
  
  // TODO: z için wire bildir
  

  // TODO: xor_gate'i dut adıyla örnekle
  // .x(x), .y(y), .z(z) bağla


  initial begin
    // TODO: $dumpfile "xor_waveform.vcd" ekle
    
    // TODO: $dumpvars (0, testbench) ekle
    
    // TODO: $display "Testing XOR Gate" ekle
    
    // TODO: time, x, y, z için $monitor ekle
    // Biçim: "Time %0t: x=%b, y=%b, z=%b"
    
    // TODO: Tüm dört kombinasyon için stimulus ekle
    // 00, 01, 10, 11 #10 gecikme ile
    
    // TODO: $display "Test complete" ekle
    
    // TODO: $finish ekle
    
  end
endmodule