Özel Değerler X ve Z

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 17 / 90.

X ve Z, simülasyon sırasında bize donanım durumu hakkında bilgi veren özel değerlerdir.

X (Bilinmeyen / Unknown) — Hata Ayıklama İçin

X, tasarımınızla ilgili sorunları belirtmek için simülasyonda görünür.

X gördüğünüzde, bu genellikle şu anlamlara gelir:

Başlatılmamış yazmaç (uninitialized register) — kullanmadan önce bir değer atamayı unuttunuz
Birden fazla sürücü (multiple drivers) — iki farklı kaynak aynı anda aynı kabloyu kontrol etmeye çalışıyor
Zamanlama ihlali (timing violation) — bir sinyal yanlış zamanda değişerek kararsız bir durum oluşturdu

X gerçek donanımda mevcut değildir. Tasarımınızda bir şeylerin yanlış olduğunu size bildiren ve gerçek yongayı üretmeden önce bunu düzeltmenize olanak tanıyan bir simülasyon aracıdır.

X olmadan, rastgele 0'lar veya 1'ler görebilir ve bir sorun olduğunu fark etmeyebilirsiniz. X, hataları görünür kılar.

Yaygın nedenler:

reg a;           // Başlangıçta X (bilinmeyen)
reg b;
assign b = a;    // b, a X olduğu için X olur

Z (High Impedance)

Z, bir high-impedance (yüksek empedans) veya bağlantısız (disconnected) durumu temsil eder.

Bir sinyal herhangi bir şey tarafından sürülmediğinde Z durumundadır
Z, "bu kablonun bağlantısı kesik" anlamına gelir
Üç durumlu (tri-state) arabellekler ve paylaşımlı veriyolları için kullanılır

Yaygın nedenler:

wire c;          // Başlangıçta Z (bağlı değil)
assign c = 1'bZ; // Explicitly set to Z

Verilog'ta X ve Z Yazma

X ve Z değerlerini tıpkı 0 ve 1 gibi atayabilirsiniz:

reg [3:0] data;

data = 4'b10X0;    // Bit 1 is unknown (0-indexed from the right)
data = 4'b01Z1;    // Bit 1 yüksek empedanslı
data = 4'bXXXX;    // All bits unknown
data = 4'bZZZZ;    // Tüm bitler yüksek empedanslı

Dalgabiçimlerinde X ve Z

Simülasyon dalgabiçimlerinde:

X kırmızı bir çizgi veya "X" olarak görünür
Z ortada bir çizgi veya "Z" olarak görünür

Bunlar, sinyallerin nerede bilinmeyen (unknown) veya bağlantısız olduğunu göstererek tasarımınızda hata ayıklamanıza yardımcı olur.

Önemli Notlar

X mantık boyunca yayılır (X AND 0 = 0, ancak X AND 1 = X)
Z genellikle üç durumlu (tri-state) veriyolları için kullanılır
Sentezlemede, X ve Z farklı şekilde ele alınabilir

Simülasyonda X'i önlemek için her zaman reg sinyallerini ilklendirin

Görev

X ve Z içeren doğru değerleri yazarak kodu tamamlayın.

Yapılacaklar:

a değişkenini bit 1'i unknown (diğerleri 0) olan 4 bitlik bir değere ayarlayın
c değişkenini tüm bitleri unknown olacak şekilde ayarlayın (4 bits)
d değişkenini tüm bitleri high-impedance olacak şekilde ayarlayın (4 bits)

Kendin dene

module xz_challenge;
  wire [3:0] a, c, d;
  
  assign a = 4'b______;   // Bit 1 is X (others 0)
  assign c = 4'b______;   // Tüm bitler X
  assign d = 4'b______;   // All bits Z
  
  initial begin
    $display("a = %b", a);
    $display("c = %b", c);
    $display("d = %b", d);
    $finish;
  end
  
endmodule